JPS6186820A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPS6186820A JPS6186820A JP20789184A JP20789184A JPS6186820A JP S6186820 A JPS6186820 A JP S6186820A JP 20789184 A JP20789184 A JP 20789184A JP 20789184 A JP20789184 A JP 20789184A JP S6186820 A JPS6186820 A JP S6186820A
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- JP
- Japan
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- voltage
- zener
- zener diode
- circuit
- fet
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/18—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using Zener diodes
- G05F3/185—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using Zener diodes and field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はツェナダイオードを用いた基準電圧発生回路に
関する。
関する。
従来は基準電圧を発生させる庭め、第１３図の如く電圧
Ｍｉｎを供給する電源に、抵抗Ｒ１とツェナダイオード
１を直列接続し、端子２に出力Ｖｏｕｔ即ち基準電圧を
発生させるようにしていた。上記抵抗Ｒ１はツェナダイ
オード１に流れる電流Ｉｚを制限するためのもので、電
源Ｖｌｎの電圧が増加すると、抵抗Ｒ１に流れる電流も
増加し、抵抗Ｒ１０両端間の電圧降下が大きくなり、ま
た電源ｖ１ｎの電圧が減少すると、抵抗Ｒ１に流れる電
流も減少し、抵抗Ｒ，の両端間の電圧降下が小さくなる
。従って電源電圧Ｖｉｎが変化しても、出力Ｖｏｕｔは
比例して変化せずに下記となシ、 電源電圧Ｖｌｎ変化〉出力Ｖｏｕｔ変化比較的安定した
出力Ｖｏｕｔ（基準電圧）を発生していた。
Ｍｉｎを供給する電源に、抵抗Ｒ１とツェナダイオード
１を直列接続し、端子２に出力Ｖｏｕｔ即ち基準電圧を
発生させるようにしていた。上記抵抗Ｒ１はツェナダイ
オード１に流れる電流Ｉｚを制限するためのもので、電
源Ｖｌｎの電圧が増加すると、抵抗Ｒ１に流れる電流も
増加し、抵抗Ｒ１０両端間の電圧降下が大きくなり、ま
た電源ｖ１ｎの電圧が減少すると、抵抗Ｒ１に流れる電
流も減少し、抵抗Ｒ，の両端間の電圧降下が小さくなる
。従って電源電圧Ｖｉｎが変化しても、出力Ｖｏｕｔは
比例して変化せずに下記となシ、 電源電圧Ｖｌｎ変化〉出力Ｖｏｕｔ変化比較的安定した
出力Ｖｏｕｔ（基準電圧）を発生していた。
第１４図に、一般的なツェナダイオードのツェナ電流Ｉ
ｚとツェナ電圧Ｖｚの特性を示し、また理想的なツェナ
ダイオードの特性人を示す。第１３図の基ａｔ圧発生回
路の電源電圧ＶｉｎとＶｏｕ ｔの特性を第１５図に示
し、また理想的なツェナダイオードを使用した場合の特
性Ｂを示す。
ｚとツェナ電圧Ｖｚの特性を示し、また理想的なツェナ
ダイオードの特性人を示す。第１３図の基ａｔ圧発生回
路の電源電圧ＶｉｎとＶｏｕ ｔの特性を第１５図に示
し、また理想的なツェナダイオードを使用した場合の特
性Ｂを示す。
この基準電圧発生回路の問題点は、
（イ）一般的にツェナダイオードは、５〜１０Ｖを境に
ツェナ電圧Ｖｚが低いものも高いものでも、ツェナ電流
Ｉｚとツェナ電圧ＶＺの特性はゆるやかな傾斜をもって
いるため、第１３図のような簡単な回路で基準電圧を発
生させ、実用化できるイ子機器は限定され、精度を必要
としない安価なセットのみに利用されていた。
ツェナ電圧Ｖｚが低いものも高いものでも、ツェナ電流
Ｉｚとツェナ電圧ＶＺの特性はゆるやかな傾斜をもって
いるため、第１３図のような簡単な回路で基準電圧を発
生させ、実用化できるイ子機器は限定され、精度を必要
としない安価なセットのみに利用されていた。
（ロ）一般的なツェナダイオードは、５ｖを境にＶｚが
低いものはマイナスの温度特性を、Ｖｚが高いものはプ
ラスの温度特性をもっている。
低いものはマイナスの温度特性を、Ｖｚが高いものはプ
ラスの温度特性をもっている。
ツェナ電圧と同様温度特性も、Ｖｚが５〜ＩＯＶを境に
、Ｖｚが低くなっても高くなっても悪くなる傾向にある
ため、５〜ＩＯＶ以外のツェナダイオードを用いた基準
電圧発生回路の実用例は、はとんどない状態であった。
、Ｖｚが低くなっても高くなっても悪くなる傾向にある
ため、５〜ＩＯＶ以外のツェナダイオードを用いた基準
電圧発生回路の実用例は、はとんどない状態であった。
本発明は上記実情に鑑みてなされたもので、前記従来の
ような簡単な基準電圧発生回路においても充分実用化で
きるように、電源電圧変動に対する基準出力電圧Ｖｏｕ
ｔの安定化を改善し、またツェナダイオードに直列にＦ
ＥＴの定電流回路を挿入することにより、ツェナダイオ
ードの温度特性を相殺するように設定できるので、トー
タル的な温度特性（基Ｃ＠出力′シ圧Ｖｏｕｔ特注）を
大幅に改善できる基準電圧発生回路を提供しようとする
ものである。
ような簡単な基準電圧発生回路においても充分実用化で
きるように、電源電圧変動に対する基準出力電圧Ｖｏｕ
ｔの安定化を改善し、またツェナダイオードに直列にＦ
ＥＴの定電流回路を挿入することにより、ツェナダイオ
ードの温度特性を相殺するように設定できるので、トー
タル的な温度特性（基Ｃ＠出力′シ圧Ｖｏｕｔ特注）を
大幅に改善できる基準電圧発生回路を提供しようとする
ものである。
本発明は、ツェナダイオードに直列に、ＦＥＴによる定
電流回路を挿入し、電源電圧の変動に対するツェナダイ
オードに流れる電流１ｚの変化を少なくし、また周囲温
度の変化に対するツェナ電圧の変化を相殺するようなツ
ェナ電流が流れるように、ＦＥＴの定電流回路に温度特
性をもたせたもの、つまシツエナダイオードがプラスの
温度特性の場合、ＦＥＴの定電流回路をマイナスの温度
特性に、ツェナダイオードがマイナスの温度特性の場合
、ＦＥＴの定電流回路をプラスの温度特性に設定するよ
うにしたものである。
電流回路を挿入し、電源電圧の変動に対するツェナダイ
オードに流れる電流１ｚの変化を少なくし、また周囲温
度の変化に対するツェナ電圧の変化を相殺するようなツ
ェナ電流が流れるように、ＦＥＴの定電流回路に温度特
性をもたせたもの、つまシツエナダイオードがプラスの
温度特性の場合、ＦＥＴの定電流回路をマイナスの温度
特性に、ツェナダイオードがマイナスの温度特性の場合
、ＦＥＴの定電流回路をプラスの温度特性に設定するよ
うにしたものである。
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の回路図であシ、電源端子１１．１２間に
、Ｎチャネル接合型ＦＥＴ１３、及び該ＦＥＴのソース
・ゲート間のバイアスを設定するためのソース抵抗Ｒ２
よりなる定電流回路１４とツェナダイオード１５とを直
列接続し、端子１１．１２から電源Ｖｉｎを供給し、端
子１６．１７から基準電圧出力Ｖｏｕｔを取シ出すよう
にしたものである。
図は同実施例の回路図であシ、電源端子１１．１２間に
、Ｎチャネル接合型ＦＥＴ１３、及び該ＦＥＴのソース
・ゲート間のバイアスを設定するためのソース抵抗Ｒ２
よりなる定電流回路１４とツェナダイオード１５とを直
列接続し、端子１１．１２から電源Ｖｉｎを供給し、端
子１６．１７から基準電圧出力Ｖｏｕｔを取シ出すよう
にしたものである。
この回路においては、（Ｖｉｎ −Ｖｏｕｔ ）／謁の
電流が流れようとするが、抵抗Ｒ２にはＦＥＴ１３のダ
ート・ソースが接続されているので、ダートにマイナス
電位、ソースにプラス電位が加わり、ＦＢＴ １３が定
電流動作をし、電流値はこの定゛成流値で制限されるこ
とになる。
電流が流れようとするが、抵抗Ｒ２にはＦＥＴ１３のダ
ート・ソースが接続されているので、ダートにマイナス
電位、ソースにプラス電位が加わり、ＦＢＴ １３が定
電流動作をし、電流値はこの定゛成流値で制限されるこ
とになる。
しかして、Ａ２図に、ＦＥＴのドレイン′成法王。
とドレイン・ソース間こ位ｖＤｓ並びにｙ−ト・ソース
間電圧ＶＣＳの関係を示すが、本特性シてより“電源電
圧Ｖｉｎに応じたＶＤ８が変化しても、ドレイン電流Ｉ
Ｄはほとんど変化しないことにな如、定電流特性が得ら
れるため、第１図のツェナダイオード１５に流れる電流
Ｉｚも安定化する。従って第１４図のツェナダイオード
の特性より、ツェナ電圧Ｖｚ （基準出力電圧Ｖｏｕｔ
）の変化は、成源セ圧Ｖｌｎが変化しても、ツェナ直流
の変化が少くなるため安定し、理想的な定電圧の基準′
電圧特性に近づく。従って従来回路に比べ、１這源電圧
Ｖｉｎの変化に対する基準出力電圧Ｖｏ、ｕｔの安定性
が改善することになる。
間電圧ＶＣＳの関係を示すが、本特性シてより“電源電
圧Ｖｉｎに応じたＶＤ８が変化しても、ドレイン電流Ｉ
Ｄはほとんど変化しないことにな如、定電流特性が得ら
れるため、第１図のツェナダイオード１５に流れる電流
Ｉｚも安定化する。従って第１４図のツェナダイオード
の特性より、ツェナ電圧Ｖｚ （基準出力電圧Ｖｏｕｔ
）の変化は、成源セ圧Ｖｌｎが変化しても、ツェナ直流
の変化が少くなるため安定し、理想的な定電圧の基準′
電圧特性に近づく。従って従来回路に比べ、１這源電圧
Ｖｉｎの変化に対する基準出力電圧Ｖｏ、ｕｔの安定性
が改善することになる。
ところでツェナダイオードの温度特性は、一般的に５ｖ
近辺を境に、ｖｚが低いものはマイナスの温度特性を、
ｖｚが高いものはプラスの温、娑特性をもっている。従
って例えばｖｚの低いツェナダイオードを使用し基準電
圧を取シ出す［易合、温度が高くなると電圧が低下する
ので、低くなった分ツェナ電流を増加して補正するよう
にすれば、ツェナ電圧Ｖｚの温度特性を改善することが
できるので、第１図のＦＥＴ定′亀流回路１４に同様の
動作をするように、ツェナの温度特性と逆の温度特性を
持たせ、回路全体の温度特性を改善することができる（
Ｖｏｕｔの温度特性改善）。
近辺を境に、ｖｚが低いものはマイナスの温度特性を、
ｖｚが高いものはプラスの温、娑特性をもっている。従
って例えばｖｚの低いツェナダイオードを使用し基準電
圧を取シ出す［易合、温度が高くなると電圧が低下する
ので、低くなった分ツェナ電流を増加して補正するよう
にすれば、ツェナ電圧Ｖｚの温度特性を改善することが
できるので、第１図のＦＥＴ定′亀流回路１４に同様の
動作をするように、ツェナの温度特性と逆の温度特性を
持たせ、回路全体の温度特性を改善することができる（
Ｖｏｕｔの温度特性改善）。
’ｉ”ｒ ３図、第４図にＦ’ＥＴのドレイン電法王。
とダート・ソース間電圧特性の温度特性を示すが、第３
図、第４図のバイアスＣ点をそれぞれＦＩＥＴの定電流
回路使用時のバイアス′亀圧とすると（第１図の抵抗Ｒ
２間の電圧に相当＝ダート・ソース間電圧）、第３図は
周囲温度が高くなるとげレイン４流が増加し、温度が低
くなると逆に電流は減少するいわゆるプラスの温度特性
をもった定電流回路１４となる。
図、第４図のバイアスＣ点をそれぞれＦＩＥＴの定電流
回路使用時のバイアス′亀圧とすると（第１図の抵抗Ｒ
２間の電圧に相当＝ダート・ソース間電圧）、第３図は
周囲温度が高くなるとげレイン４流が増加し、温度が低
くなると逆に電流は減少するいわゆるプラスの温度特性
をもった定電流回路１４となる。
また第４図は、周囲温度が高くなるとドレイン電流が減
少し、温度が低くなると逆にドレイン直流は増加するい
わゆるマイナスの温度特性をもった定電流回路Ｉ４とな
る。ここでＦＥＴの設計、構造により温度特性が決まる
ため、同−構造の場合バイアス９点は一定となシ、バイ
アスＣ点も設定が可能となる。
少し、温度が低くなると逆にドレイン直流は増加するい
わゆるマイナスの温度特性をもった定電流回路Ｉ４とな
る。ここでＦＥＴの設計、構造により温度特性が決まる
ため、同−構造の場合バイアス９点は一定となシ、バイ
アスＣ点も設定が可能となる。
以上のよりなＦＥＴ定電流回路１４の温度特性を利用し
、（１）マイナスの温度特性をもったツェナダイオ−ｐ
ｒｓを使用する場合、第３図のような特性をもったＦＥ
Ｔ Ｉ Ｊを定電流回路１４に使用し、バイアス設定す
る。（１１）プラスの温度特性をもったツェナダイオ−
）１１５を１吏用する場合、第４図のような特性をもっ
たＦＥＴ １３を定電流回路１４に使用し、バイアス設
定する。上記（ｉ） 、 （ｉｉ）項の組み合わせによ
シ、ツェナダイオード１５の温度特性がグラス、マイナ
スいずれの場合でも、ＦＥＴ定電流回路１４の温度特性
によシ補正改善できることになるものである。
、（１）マイナスの温度特性をもったツェナダイオ−ｐ
ｒｓを使用する場合、第３図のような特性をもったＦＥ
Ｔ Ｉ Ｊを定電流回路１４に使用し、バイアス設定す
る。（１１）プラスの温度特性をもったツェナダイオ−
）１１５を１吏用する場合、第４図のような特性をもっ
たＦＥＴ １３を定電流回路１４に使用し、バイアス設
定する。上記（ｉ） 、 （ｉｉ）項の組み合わせによ
シ、ツェナダイオード１５の温度特性がグラス、マイナ
スいずれの場合でも、ＦＥＴ定電流回路１４の温度特性
によシ補正改善できることになるものである。
第１図の実施例は、Ｎチャネル型ＦＥＴとツェナダイオ
ードを使用し、プラスの基準出力電圧Ｖｏｕｔを発生さ
せる回路であるが、第５図の実施例は、Ｐチャネル型Ｆ
ＥＴ １３’を使用し、マイナスの基準出力電圧Ｖｏｕ
ｔを発生さ゛せる回路である。
ードを使用し、プラスの基準出力電圧Ｖｏｕｔを発生さ
せる回路であるが、第５図の実施例は、Ｐチャネル型Ｆ
ＥＴ １３’を使用し、マイナスの基準出力電圧Ｖｏｕ
ｔを発生さ゛せる回路である。
第６図の場合は、ツェナダイオード１５がマイナスの温
度特性の場合に有効である。即ち第６図のダイオード２
１に順方向に電流が流れ、ダイオード２１自身はマイナ
スの温度特性をもっているため、このマイナスの温度特
性は、ＦＥＴの定電流特性を第３図のようなプラスの温
蜜特性で動作させた場合、バイアス電圧の関係よりプラ
スの温度特性を更に助長させることになる。従ってツェ
ナダイオード１５のマイナスの温度特性が大きい場合等
に有効である。
度特性の場合に有効である。即ち第６図のダイオード２
１に順方向に電流が流れ、ダイオード２１自身はマイナ
スの温度特性をもっているため、このマイナスの温度特
性は、ＦＥＴの定電流特性を第３図のようなプラスの温
蜜特性で動作させた場合、バイアス電圧の関係よりプラ
スの温度特性を更に助長させることになる。従ってツェ
ナダイオード１５のマイナスの温度特性が大きい場合等
に有効である。
比較的ツェナダイオードのツェナ電圧波形がソフトで、
温度特性がマイナスの特性である低電圧ツェナダイオー
ド２による従来と本発明による実験データを第７図〜第
１２図に示すが、改善効果は下記の通りである。
温度特性がマイナスの特性である低電圧ツェナダイオー
ド２による従来と本発明による実験データを第７図〜第
１２図に示すが、改善効果は下記の通りである。
（ａ） Ｖｉｎが変化した時のＶｏｕｔ変化率：Ｖｌ
ｎを２．５■〜１０ｖ（４倍）変化させた時のＶｏｕｔ
ｆ化率で比較した。このときの出力変化率の計算は次式
による。
ｎを２．５■〜１０ｖ（４倍）変化させた時のＶｏｕｔ
ｆ化率で比較した。このときの出力変化率の計算は次式
による。
但しＶｏｕｔｊはＶＩｎ＝１０’Ｖ時のＶｏｕｔ、Ｖｏ
ｕｔ２はＶｉｎ ＝ ２．５ Ｖ時のＶｏｕｔである。
ｕｔ２はＶｉｎ ＝ ２．５ Ｖ時のＶｏｕｔである。
上記の如（Ｖｉｎを大幅に変化しても、本発明（第１′
１図）ではＶｏｕｔの変化はほとんど無い程度に改善し
て込る。なお上記第１表の計算値は次の如く得られた。
１図）ではＶｏｕｔの変化はほとんど無い程度に改善し
て込る。なお上記第１表の計算値は次の如く得られた。
第７図の場合 ゛
第９図の場合
第１１図の場合
（ｂ）周囲温度Ｔａの変化に対するＶｏｕｔ変化率：周
囲温度Ｔａを０〜７５℃変化させた時のＶｏｕｔの変化
率で比較した。
囲温度Ｔａを０〜７５℃変化させた時のＶｏｕｔの変化
率で比較した。
上記の如く温度に対する出力変化率は約１．／２に改善
されている。
されている。
またツェナダイオードの電圧変化に対す不変動率は、ｖ
ｚ−Ｉｚの特性よシ、工ｚを多く流した方が良くなる傾
向にあるが、本発明の回路の場合、例えば第１表の如く
電流を少なくしても良好な特性が得られることにより、
消費電流が問題となるような機器への応用分野にも使用
可能となる（ １ ｍＡ以下での使用も可能）。
ｚ−Ｉｚの特性よシ、工ｚを多く流した方が良くなる傾
向にあるが、本発明の回路の場合、例えば第１表の如く
電流を少なくしても良好な特性が得られることにより、
消費電流が問題となるような機器への応用分野にも使用
可能となる（ １ ｍＡ以下での使用も可能）。
以下説明した如く本発明によれば、簡単な基準電圧発生
回路においても、電源電圧変動に対する基準出力電圧の
安定化を達成でき、またツェナダイオ−Ｐの温度特性を
ＦＥＴ定電流回路で相殺できるので、トータル的な温度
特性を大幅に改善できるものである。
回路においても、電源電圧変動に対する基準出力電圧の
安定化を達成でき、またツェナダイオ−Ｐの温度特性を
ＦＥＴ定電流回路で相殺できるので、トータル的な温度
特性を大幅に改善できるものである。
第１図は本発明の一実施例の回路図、第２図ないし第４
図はＦＥＴ特性図、第５図、第６図は本発明の他の実施
例の回路図、第７図ないし第１２図は本発明の詳細な説
明するための特性図、第１３図は従来の基準電圧発生回
路図、第１４図はツェナダイオードの特性図、第１５図
は第１３図の入出力特性図である。 １１．１２・・・電源端子、１３・・・Ｆ’ＥＴ、７４
・・・ＦＥＴ定電流回路、１５・・・ツェナダイオード
、１６・・・出力端子、Ｒ２・・・ソース抵抗。 出願代理人 弁理士 鈴 江 武 彦く 区 函 −へ 憾 域 囚 Ｃ） 惺 第７図 ■ｉｎ （ｖ）□
図はＦＥＴ特性図、第５図、第６図は本発明の他の実施
例の回路図、第７図ないし第１２図は本発明の詳細な説
明するための特性図、第１３図は従来の基準電圧発生回
路図、第１４図はツェナダイオードの特性図、第１５図
は第１３図の入出力特性図である。 １１．１２・・・電源端子、１３・・・Ｆ’ＥＴ、７４
・・・ＦＥＴ定電流回路、１５・・・ツェナダイオード
、１６・・・出力端子、Ｒ２・・・ソース抵抗。 出願代理人 弁理士 鈴 江 武 彦く 区 函 −へ 憾 域 囚 Ｃ） 惺 第７図 ■ｉｎ （ｖ）□
Claims (3)
- （１）電源間に、ＦＥＴ及び該ＦＥＴのソース・ゲート
間のバイアスを設定するためのソース抵抗よりなる定電
流回路とツェナダイオードとを直列接続したことを特徴
とする基準電圧発生回路。 - （２）前記定電流回路とツェナダイオードの各温度特性
を互いに相殺するように設定したことを特徴とする特許
請求の範囲第１項に記載の基準電圧発生回路。 - （３）前記ソース抵抗をダイオードとしたことを特徴と
する特許請求の範囲第１項に記載の基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20789184A JPS6186820A (ja) | 1984-10-03 | 1984-10-03 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20789184A JPS6186820A (ja) | 1984-10-03 | 1984-10-03 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6186820A true JPS6186820A (ja) | 1986-05-02 |
Family
ID=16547276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20789184A Pending JPS6186820A (ja) | 1984-10-03 | 1984-10-03 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6186820A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2224587A1 (en) * | 2009-02-25 | 2010-09-01 | Hitachi, Ltd. | Induced voltage detector circuit, motor drive semiconductor device having the same, motor and air conditioner |
-
1984
- 1984-10-03 JP JP20789184A patent/JPS6186820A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2224587A1 (en) * | 2009-02-25 | 2010-09-01 | Hitachi, Ltd. | Induced voltage detector circuit, motor drive semiconductor device having the same, motor and air conditioner |
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