JPS6182585A - イメ−ジセンサ - Google Patents
イメ−ジセンサInfo
- Publication number
- JPS6182585A JPS6182585A JP59204890A JP20489084A JPS6182585A JP S6182585 A JPS6182585 A JP S6182585A JP 59204890 A JP59204890 A JP 59204890A JP 20489084 A JP20489084 A JP 20489084A JP S6182585 A JPS6182585 A JP S6182585A
- Authority
- JP
- Japan
- Prior art keywords
- buffer amplifier
- output
- photoelectric conversion
- image sensor
- conversion element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、Ｓ／へを向上させたイメージセンサに関す
る。
る。
近年、密着型イメージセンサと称される長尺型イメージ
センサの開発が盛んになっている。この長尺型イメージ
センサの基本構成は、第５図に示すように光電変換素子
Ｄ１〜ＤＮから入射光に対応して発生される信号電荷を
ＭｏＳトランジスタ等によるアナログスイッチ８１〜Ｓ
Ｎを順次オンすることにより選択的に取出して画像読取
り出力を得るというものである。しかしながら、このよ
うな構成では信号電荷に基く信号出力が極めて微小であ
り、一方、アナログスイッチＳ１〜ＳＮで発生するスイ
ッチングノイズが大きいことから、画１ｇ！読取り出力
のＳ／へが低いという欠点を有していた。
センサの開発が盛んになっている。この長尺型イメージ
センサの基本構成は、第５図に示すように光電変換素子
Ｄ１〜ＤＮから入射光に対応して発生される信号電荷を
ＭｏＳトランジスタ等によるアナログスイッチ８１〜Ｓ
Ｎを順次オンすることにより選択的に取出して画像読取
り出力を得るというものである。しかしながら、このよ
うな構成では信号電荷に基く信号出力が極めて微小であ
り、一方、アナログスイッチＳ１〜ＳＮで発生するスイ
ッチングノイズが大きいことから、画１ｇ！読取り出力
のＳ／へが低いという欠点を有していた。
この問題点を第５図のイメージセンサにおける１つの光
電変換素子Ｄ＋ （ｉ＝１〜Ｎ）に対応する部分の等
開回路を示した第６図を参照して説明する。この種のイ
メージセンサは、一般に電荷蓄積モード動作を行なって
画像読取り出力を得る。
電変換素子Ｄ＋ （ｉ＝１〜Ｎ）に対応する部分の等
開回路を示した第６図を参照して説明する。この種のイ
メージセンサは、一般に電荷蓄積モード動作を行なって
画像読取り出力を得る。
すなわち、光電変換素子ＤＩに発生した光電流Ｉｐを蓄
積容量１に蓄積し、この蓄積電荷をアナログスイッチＳ
１を介して出力する。この時の信号出力電圧Ｖｏは、 Ｖｏ＝Ｖ＋ ・Ｃ＋ ／ （Ｃ＋ ＋Ｃｏ ）・＝（
１）で与えられ、信号入力電圧Ｖ＋ （光電変換素子
Ｄ１の出力端に生じる電圧）が容量分圧された形となる
。ここで、蓄積電ＩＣ＋は光電変換素子Ｄ＋の電極間容
量、配線容量およびアナログスイッチＳｔの入力容量等
の総和で与えられ、一般に数ｐＦ未満である。これに対
しＣｏは負荷容量であり、アナログスイッチＳ＋ （
ＭＯＳトランジスタとする）のゲート・ドレイン間容量
ｃａｏをＮ倍した値より小さくすることはできず、一般
のＮ＝を 数１０００の場合で数１００ｐＦ以上である。従って、
出力電圧Ｖｏは非常に微小なものとなってしまう。・一
方、アナログスイッチＳ１のスイッチノイズはゲート容
ＩＩ （Ｃｇｓ＋ Ｃｇｄ）を通してゲートドライブ電
圧ｖｇが出力側および入力側に漏れることにより発生す
るものであり、出力電圧Ｖｏに対して無視できない大き
さである。このため、従来のイメージセンサではＳ／へ
の良い画＠読取り出力が得られなかった。
積容量１に蓄積し、この蓄積電荷をアナログスイッチＳ
１を介して出力する。この時の信号出力電圧Ｖｏは、 Ｖｏ＝Ｖ＋ ・Ｃ＋ ／ （Ｃ＋ ＋Ｃｏ ）・＝（
１）で与えられ、信号入力電圧Ｖ＋ （光電変換素子
Ｄ１の出力端に生じる電圧）が容量分圧された形となる
。ここで、蓄積電ＩＣ＋は光電変換素子Ｄ＋の電極間容
量、配線容量およびアナログスイッチＳｔの入力容量等
の総和で与えられ、一般に数ｐＦ未満である。これに対
しＣｏは負荷容量であり、アナログスイッチＳ＋ （
ＭＯＳトランジスタとする）のゲート・ドレイン間容量
ｃａｏをＮ倍した値より小さくすることはできず、一般
のＮ＝を 数１０００の場合で数１００ｐＦ以上である。従って、
出力電圧Ｖｏは非常に微小なものとなってしまう。・一
方、アナログスイッチＳ１のスイッチノイズはゲート容
ＩＩ （Ｃｇｓ＋ Ｃｇｄ）を通してゲートドライブ電
圧ｖｇが出力側および入力側に漏れることにより発生す
るものであり、出力電圧Ｖｏに対して無視できない大き
さである。このため、従来のイメージセンサではＳ／へ
の良い画＠読取り出力が得られなかった。
この発明の目的は、信号電圧が大きくＳ／への良好な画
像読取り出力が得られるイメージセンサを提供すること
にある。
像読取り出力が得られるイメージセンサを提供すること
にある。
この発明は上記目的を達成するため、複数個の光電変換
素子と、これらの光電変換素子の出力端にそれぞれの入
力端が接続された複数個のバッファ増幅器と、これらの
バッファ増幅器の出力端に接続され、その各出力を順次
選択する選択手段と、前記光電変換素子の出力端にそれ
ぞれ接続され、前記選択手段により出力が選択された前
記バッファ増幅器の入力端に接続されている前記充電変
換素子の出力電位を初期電位にリセットするりセット手
段とを備え、前記バッファ増幅器の入力側ノードに存在
し、前記光電変換素子から入射光量に対応して発生され
る電荷を蓄積する静電容量に比して、前記バッファ増幅
器の出力側ノードに存在する静電容量を大きくしたこと
を特徴とする。
素子と、これらの光電変換素子の出力端にそれぞれの入
力端が接続された複数個のバッファ増幅器と、これらの
バッファ増幅器の出力端に接続され、その各出力を順次
選択する選択手段と、前記光電変換素子の出力端にそれ
ぞれ接続され、前記選択手段により出力が選択された前
記バッファ増幅器の入力端に接続されている前記充電変
換素子の出力電位を初期電位にリセットするりセット手
段とを備え、前記バッファ増幅器の入力側ノードに存在
し、前記光電変換素子から入射光量に対応して発生され
る電荷を蓄積する静電容量に比して、前記バッファ増幅
器の出力側ノードに存在する静電容量を大きくしたこと
を特徴とする。
すなわち、光電変換素子で入射光量に対応して発生した
電荷を−Ｈバッファ増幅器の入力側ノードに存在する微
小な静電容量に蓄積し、その蓄積電荷に基く電圧をバッ
ファ増幅器を介して、入力側ノードに影響を与えること
なく該増幅器の出力側ノードに存在する大きな静電容量
に伝達して、入力側ノードに存在する静電容量の蓄積電
荷より大きな電荷量として蓄積し、それを画像読取り出
力として取出すようにしたものである。
電荷を−Ｈバッファ増幅器の入力側ノードに存在する微
小な静電容量に蓄積し、その蓄積電荷に基く電圧をバッ
ファ増幅器を介して、入力側ノードに影響を与えること
なく該増幅器の出力側ノードに存在する大きな静電容量
に伝達して、入力側ノードに存在する静電容量の蓄積電
荷より大きな電荷量として蓄積し、それを画像読取り出
力として取出すようにしたものである。
この発明によれば、光電変換素子の出力端がバッファ増
幅器を介して選択手段と分離されているため、その静電
容量、つまりバッファ増幅器の入力側ノードに存在する
静電容量を小さくでき、それだけ光電変換素子自体から
の出力電圧を大きくすることができる。
幅器を介して選択手段と分離されているため、その静電
容量、つまりバッファ増幅器の入力側ノードに存在する
静電容量を小さくでき、それだけ光電変換素子自体から
の出力電圧を大きくすることができる。
しかも、バッファ増幅器の入力側ノードに存在する静電
容量に蓄積された電圧は、より大きい出力側ノードの静
電容量に蓄積されてから画＠読取り出力として取出され
るため、入射光量に対応した蓄積電荷量が等間約に増大
する。また、出力側ノードに存在する静電容量が大きい
ことにより、アナログスイッチによる選択手段を通した
場合の電圧低下が少なくなり、相対的にスイッチノイズ
が小さく抑えられる。リセット手段においても同様にス
イッチノイズが発生するが、リセット動作に要求される
時定数は大きくてよいため、リセット用スイッチング素
子としてはオン抵抗の大きな素子、すなわちゲート容量
の小さなＭＯＳトランジスタ等を使用することができ、
このスイッチングノイズの発生はほとんど問題とならな
い。従って、この発明によると従来のイメージセンサに
比較して、啄めてＳ／Ｎの高い画像読取り出力を得るこ
とが可能である。
容量に蓄積された電圧は、より大きい出力側ノードの静
電容量に蓄積されてから画＠読取り出力として取出され
るため、入射光量に対応した蓄積電荷量が等間約に増大
する。また、出力側ノードに存在する静電容量が大きい
ことにより、アナログスイッチによる選択手段を通した
場合の電圧低下が少なくなり、相対的にスイッチノイズ
が小さく抑えられる。リセット手段においても同様にス
イッチノイズが発生するが、リセット動作に要求される
時定数は大きくてよいため、リセット用スイッチング素
子としてはオン抵抗の大きな素子、すなわちゲート容量
の小さなＭＯＳトランジスタ等を使用することができ、
このスイッチングノイズの発生はほとんど問題とならな
い。従って、この発明によると従来のイメージセンサに
比較して、啄めてＳ／Ｎの高い画像読取り出力を得るこ
とが可能である。
第１図はこの発明の一実施例に係るイメージセンサの回
路構成図である。図において、充電変換素子Ｄ１〜ＤＮ
は例えば薄膜構造のフォトダイオードであり、その各一
端（アノード側）は共通のバイアス電源Ｖｅの負極側に
接続され、各他端（カソード側）はリセットスイッチＲ
３１〜Ｒ８Ｎおよびバッファ増幅器Ａ１〜ＡＮの入力端
に接続されている。バッフ？増幅器へ１〜ＡＮの出力端
はアナログスイッチＡＳ１〜ＡＳＮの各一端にそれぞれ
接続され、アナログスイッチＡＳｒ〜ＡＳＮの各他端は
共通の出力抵抗ＲＯおよび出力端子Ｐに接続されている
。
路構成図である。図において、充電変換素子Ｄ１〜ＤＮ
は例えば薄膜構造のフォトダイオードであり、その各一
端（アノード側）は共通のバイアス電源Ｖｅの負極側に
接続され、各他端（カソード側）はリセットスイッチＲ
３１〜Ｒ８Ｎおよびバッファ増幅器Ａ１〜ＡＮの入力端
に接続されている。バッフ？増幅器へ１〜ＡＮの出力端
はアナログスイッチＡＳ１〜ＡＳＮの各一端にそれぞれ
接続され、アナログスイッチＡＳｒ〜ＡＳＮの各他端は
共通の出力抵抗ＲＯおよび出力端子Ｐに接続されている
。
第２図は第１図における１つの光電変換素子Ｄ１に対応
する等価回路を示したものである。
する等価回路を示したものである。
Ｃｓは光電変換素子Ｄ１の電極間容量、Ｃ１゜Ｃ２はそ
れぞれバッファ増幅器Ａ１の入力側および出力側ノード
Ｎ１．Ｎ２に存在する静電容量である。ここで、ＣＬに
比較してＣ２は十分に大きく選定されている。また、バ
ッファ増幅器Ａｉ はこの例では薄膜トランジスタによ
るソースフォロワによって構成されている。
れぞれバッファ増幅器Ａ１の入力側および出力側ノード
Ｎ１．Ｎ２に存在する静電容量である。ここで、ＣＬに
比較してＣ２は十分に大きく選定されている。また、バ
ッファ増幅器Ａｉ はこの例では薄膜トランジスタによ
るソースフォロワによって構成されている。
第２図に相当する部分の具体的な構造を示したのが第３
図である。第３図において基板１は例えばガラス基板で
あり、この基板１上に第１図、第２図の各部の要素が薄
膜構造によって形成されている。
図である。第３図において基板１は例えばガラス基板で
あり、この基板１上に第１図、第２図の各部の要素が薄
膜構造によって形成されている。
すなわち、光電変換素子Ｄ１は基板１上に素子毎に分割
形成されたＣｒ等による金属電極２と、各素子に共通の
ＩＴ○膜等による透明電極４とで水素化アモルファスシ
リコン（ａ−８ｉ ： Ｈ）膜３を挟んだ、いわゆるサ
ンドイッチ構造のフォトダイオードとなっている。この
場合、金属電極２がフォトダイオードのカソード側、透
明電極４がアノード側となり、透明電極４の端部にコン
タクトされたバイアス供給端子５がバイアス電源■８に
接続される。
形成されたＣｒ等による金属電極２と、各素子に共通の
ＩＴ○膜等による透明電極４とで水素化アモルファスシ
リコン（ａ−８ｉ ： Ｈ）膜３を挟んだ、いわゆるサ
ンドイッチ構造のフォトダイオードとなっている。この
場合、金属電極２がフォトダイオードのカソード側、透
明電極４がアノード側となり、透明電極４の端部にコン
タクトされたバイアス供給端子５がバイアス電源■８に
接続される。
バッファ増幅器Ａ＋を構成する７７９膜トランジスタは
、光電変換素子Ｄ１における金属型Ｆｉ２の引出し配線
部２ａの一部であるゲート電極と、このゲート電極上に
形成されたＳｉＮｘまたは５ｉＣ）＋等のゲート絶縁膜
６と、その上方のａ−８ｉ：ＨＩＩ！３上に形成された
Ａｆｆｉ等の導体膜からなるソース、ドレイン電極７．
８からなっており、トレイン電極８はやはりＡＱ、等か
らなる配置１１９を介して電源ＶＤＤに接続されている
。また、リセットスイッチＲＳ ＋を構成する薄膜トラ
ンジスタは、ゲート電極１０．ゲート絶縁膜１１．ａ−
８ｉ：Ｈ膜１２およびソース、ドレイン電極１３゜１４
からなっている。なお、各′？ＩｊＩＩ？ランジスタに
おいて好ましくは、ａ−３ｉ：）−１膜とゲート。
、光電変換素子Ｄ１における金属型Ｆｉ２の引出し配線
部２ａの一部であるゲート電極と、このゲート電極上に
形成されたＳｉＮｘまたは５ｉＣ）＋等のゲート絶縁膜
６と、その上方のａ−８ｉ：ＨＩＩ！３上に形成された
Ａｆｆｉ等の導体膜からなるソース、ドレイン電極７．
８からなっており、トレイン電極８はやはりＡＱ、等か
らなる配置１１９を介して電源ＶＤＤに接続されている
。また、リセットスイッチＲＳ ＋を構成する薄膜トラ
ンジスタは、ゲート電極１０．ゲート絶縁膜１１．ａ−
８ｉ：Ｈ膜１２およびソース、ドレイン電極１３゜１４
からなっている。なお、各′？ＩｊＩＩ？ランジスタに
おいて好ましくは、ａ−３ｉ：）−１膜とゲート。
トレイン電極との間にオーミックコンタクト用のｎ“層
１５が形成される。
１５が形成される。
リセットスイッチＲ８＋を構成する薄膜トランジスタの
ソース電極１３はＣｒ等による引出し配線１６を介して
リセット電位（図の例では接地電位）に接続される。こ
の引出し配＄１１６上にはゲート絶縁膜と同材質の誘電
体１１１１７が形成されており、この誘電体１１！１７
上にＡλ等による出力端子への引出し配線１８が形成さ
れている。これらの引出し配線１６．１８および誘電体
膜１７によリ、薄膜コンデンサ１つが構成される。
ソース電極１３はＣｒ等による引出し配線１６を介して
リセット電位（図の例では接地電位）に接続される。こ
の引出し配＄１１６上にはゲート絶縁膜と同材質の誘電
体１１１１７が形成されており、この誘電体１１！１７
上にＡλ等による出力端子への引出し配線１８が形成さ
れている。これらの引出し配線１６．１８および誘電体
膜１７によリ、薄膜コンデンサ１つが構成される。
ここで、第２図におけるバッファ増幅器Ａ１の入力側ノ
ードＮ１に存在する静電容量Ｃ１は、主として光電変換
素子Ｄ＋の電極間容量（金属電穫２と透明電極４間の静
電容量）、光電変換素子ＤＩのカソード電極からリセッ
トスイッチＲ３＋およびバッファ増幅器Ａ＋に至る配線
の持つ容量、さらにパンツ１増幅器ＡＩを構成する薄膜
トランジスタのゲート容量等であり、これは比較的微小
である。特に、第３図のように光電変換素子Ｄ＋。
ードＮ１に存在する静電容量Ｃ１は、主として光電変換
素子Ｄ＋の電極間容量（金属電穫２と透明電極４間の静
電容量）、光電変換素子ＤＩのカソード電極からリセッ
トスイッチＲ３＋およびバッファ増幅器Ａ＋に至る配線
の持つ容量、さらにパンツ１増幅器ＡＩを構成する薄膜
トランジスタのゲート容量等であり、これは比較的微小
である。特に、第３図のように光電変換素子Ｄ＋。
リセットスイッチＲ８＋ 、バッファ増幅器へ１等を同
一の基板１上に近接して形成すると、配線容量が非常に
小さくなるため、この容ｆｆ１ｃｘは極めて小さく抑え
られる。
一の基板１上に近接して形成すると、配線容量が非常に
小さくなるため、この容ｆｆ１ｃｘは極めて小さく抑え
られる。
これに対して、バッファ増幅器Ａ＋の出力側ノードＮ２
に存在する静電容ｆｆ１ｃ２は主として薄膜コンデンサ
１９の静電容量であり、これは引出し配線１６．１８の
面積や誘電体膜１７の膜厚、材質等を選定することによ
って任意に、Ｃ１より十分大きな１直にすることができ
る。
に存在する静電容ｆｆ１ｃ２は主として薄膜コンデンサ
１９の静電容量であり、これは引出し配線１６．１８の
面積や誘電体膜１７の膜厚、材質等を選定することによ
って任意に、Ｃ１より十分大きな１直にすることができ
る。
このように構成された本発明の一実施例に早くイメージ
センサにおいては、バッファ増幅器Ａｉの入力側ノード
Ｎ１に存在する静電容ＩＣｔ 、つまり光電変換素子Ｄ
＋から入射光量に対応して発生する信号電荷を蓄積する
蓄積容量が非常に小さいことから、同一光量、すなわち
同一蓄積電荷に対しバッファ増幅器Ａ１の入力電圧を従
来技術における前記（１）式の入力電圧■１より大きく
とることができる。そして、この電圧がバッファ増幅器
Ａ１を介して出力側ノードＮ２に存在する静電容量Ｃ２
に伝達されることにより、この静電容量Ｃ２に対して入
力側ノードに存在する静電容量Ｃ１の蓄積電荷口に比し
てより多くの電荷量が蓄積され、これが選択手段として
のアナログスイッチＡＳ＋を介して出力端子Ｐに画像読
取り出力として取出される。従って、アナログスイッチ
ＡＳ＋で発生するスイッチングノイズの量は変りイ らなくとも、画＠読取り出力のＳ／Ｎは蓄積電荷量が増
大した分だけ向上することになる。
センサにおいては、バッファ増幅器Ａｉの入力側ノード
Ｎ１に存在する静電容ＩＣｔ 、つまり光電変換素子Ｄ
＋から入射光量に対応して発生する信号電荷を蓄積する
蓄積容量が非常に小さいことから、同一光量、すなわち
同一蓄積電荷に対しバッファ増幅器Ａ１の入力電圧を従
来技術における前記（１）式の入力電圧■１より大きく
とることができる。そして、この電圧がバッファ増幅器
Ａ１を介して出力側ノードＮ２に存在する静電容量Ｃ２
に伝達されることにより、この静電容量Ｃ２に対して入
力側ノードに存在する静電容量Ｃ１の蓄積電荷口に比し
てより多くの電荷量が蓄積され、これが選択手段として
のアナログスイッチＡＳ＋を介して出力端子Ｐに画像読
取り出力として取出される。従って、アナログスイッチ
ＡＳ＋で発生するスイッチングノイズの量は変りイ らなくとも、画＠読取り出力のＳ／Ｎは蓄積電荷量が増
大した分だけ向上することになる。
なお、この構成では新たにリセットスイッチＲ３＋で発
生するスイッチングノイズを考虞する必要があるが、リ
セットスイッチＲ８＋ はアナログスイッチＡＳ＋ と
異なり、アナログスイッチＡＳ＋のオンにより蓄積電荷
が読出された後、再び同じ光電変換素子０１からの蓄積
電荷が読出される以前の期間内にゆっくりオンになれば
よいので、リセット動作に要求される時定数は大きくて
よい。従ってリセットスイッチＲ３ｉ としてオン抵抗
の大きい、すなわちゲート容量の小さな素子を使用でき
るので、ここでのスイッチングノイズ吊はほとんど問題
とならない程度に小さい。
生するスイッチングノイズを考虞する必要があるが、リ
セットスイッチＲ８＋ はアナログスイッチＡＳ＋ と
異なり、アナログスイッチＡＳ＋のオンにより蓄積電荷
が読出された後、再び同じ光電変換素子０１からの蓄積
電荷が読出される以前の期間内にゆっくりオンになれば
よいので、リセット動作に要求される時定数は大きくて
よい。従ってリセットスイッチＲ３ｉ としてオン抵抗
の大きい、すなわちゲート容量の小さな素子を使用でき
るので、ここでのスイッチングノイズ吊はほとんど問題
とならない程度に小さい。
なお、この発明は上記した実施例に限されるものではな
く、例えばバッファ増幅器の具体的構成については第４
図に示す各種の変形が考えられる。
く、例えばバッファ増幅器の具体的構成については第４
図に示す各種の変形が考えられる。
第４図（ａ）は第２図の場合と同じくソースフォロワで
あるが、ソースフォロワの負荷に同一の薄膜トランジス
タを使用して電圧ドリフトを減少させた例である。また
、第４図（ｂ）は薄膜トランジスタをソース接地として
増幅率を１以上にした例である。ざらに、第４図（Ｃ）
は複数の薄膜トランジスタの組合Ｕによる差動増幅器を
用いて電圧フｔロワを構成した例である。また、第４図
（Ｃ）において帰還率を選ぶことにより増幅率を１以上
にすることも可能である。いずれの例においても、入力
側ノードＮｌに存在する静電容量Ｃ１に比較して、出力
側ノードＮ２に存在する静電容ＭＣｚを大きくとること
により、蓄積電荷吊を大きくして画像読取り、出力のＳ
／Ｎを大きくするという本発明の効果を得ることができ
る。
あるが、ソースフォロワの負荷に同一の薄膜トランジス
タを使用して電圧ドリフトを減少させた例である。また
、第４図（ｂ）は薄膜トランジスタをソース接地として
増幅率を１以上にした例である。ざらに、第４図（Ｃ）
は複数の薄膜トランジスタの組合Ｕによる差動増幅器を
用いて電圧フｔロワを構成した例である。また、第４図
（Ｃ）において帰還率を選ぶことにより増幅率を１以上
にすることも可能である。いずれの例においても、入力
側ノードＮｌに存在する静電容量Ｃ１に比較して、出力
側ノードＮ２に存在する静電容ＭＣｚを大きくとること
により、蓄積電荷吊を大きくして画像読取り、出力のＳ
／Ｎを大きくするという本発明の効果を得ることができ
る。
第１図は本発明の一実施例に係るイメージセンサの回路
構成図、第２図は第１図のイメージセンサにおける１つ
の光電変換素子に対応する部分の等価回路図、第３図（
ａ）（ｂ）は向実施例のイメージセンサの具体的構造を
示す平面図およびＡ−Ａ断面図、第４図（ａ）〜（Ｃ）
は本発明で用いられるバッファ増幅器の他の例を示す図
、第５図は従来のイメージセンサの回路構成図、第６図
は第５図のイメージセンサにおける１つの光電変換素子
に対応する部分の等価回路図である。 Ｄｌ〜Ｄ〜、−Ｄｌ・・・光電変１匁累了、Ｖ Ｄ・・
・バイアス電源、Ｒ８１〜Ｒ８Ｎ 、Ｒ３＋ ・・・リ
セットスイッチ、Ａ１〜ＡＮ、Ａ＋・・・バッファ増幅
器、Ｎｌ・・・入力側ノード、Ｎ２・・・出力側ノード
、Ｃ１゜Ｃ２・・・静電容量、ＡＳｌ”ＡＳＮ、ＡＳｌ
・・・アナログスイッチ（選択手段）、１・・・基板、
２・・・金属電極、２ａ・・・引出し配線およびゲート
電極、３゜１２・・・水素化アモルファスシリコン膜、
４・・・透明電極、５・・・バイアス供給端子、６．１
１・・・ゲート絶縁膜、７．１３・・・ソース電性、８
．１４・・・ドレイン電極、９・・・引出し配線、１５
・・・ｎ＋層、１６゜１８・・・引出し配線、１７・・
・誘電体膜、１９・・・薄膜トランジスタ。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第４図 第、５”ｖ！Ｊ
構成図、第２図は第１図のイメージセンサにおける１つ
の光電変換素子に対応する部分の等価回路図、第３図（
ａ）（ｂ）は向実施例のイメージセンサの具体的構造を
示す平面図およびＡ−Ａ断面図、第４図（ａ）〜（Ｃ）
は本発明で用いられるバッファ増幅器の他の例を示す図
、第５図は従来のイメージセンサの回路構成図、第６図
は第５図のイメージセンサにおける１つの光電変換素子
に対応する部分の等価回路図である。 Ｄｌ〜Ｄ〜、−Ｄｌ・・・光電変１匁累了、Ｖ Ｄ・・
・バイアス電源、Ｒ８１〜Ｒ８Ｎ 、Ｒ３＋ ・・・リ
セットスイッチ、Ａ１〜ＡＮ、Ａ＋・・・バッファ増幅
器、Ｎｌ・・・入力側ノード、Ｎ２・・・出力側ノード
、Ｃ１゜Ｃ２・・・静電容量、ＡＳｌ”ＡＳＮ、ＡＳｌ
・・・アナログスイッチ（選択手段）、１・・・基板、
２・・・金属電極、２ａ・・・引出し配線およびゲート
電極、３゜１２・・・水素化アモルファスシリコン膜、
４・・・透明電極、５・・・バイアス供給端子、６．１
１・・・ゲート絶縁膜、７．１３・・・ソース電性、８
．１４・・・ドレイン電極、９・・・引出し配線、１５
・・・ｎ＋層、１６゜１８・・・引出し配線、１７・・
・誘電体膜、１９・・・薄膜トランジスタ。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第４図 第、５”ｖ！Ｊ
Claims (6)
- （１）複数個の光電変換素子と、これらの光電変換素子
の出力端にそれぞれの入力端が接続された複数個のバッ
ファ増幅器と、これらのバッファ増幅器の出力端に接続
され、その各出力を順次選択する選択手段と、前記光電
変換素子の出力端にそれぞれ接続され、前記選択手段に
より出力が選択された前記バッファ増幅器の入力端に接
続されている前記光電変換素子の出力電位を初期電位に
リセットするリセット手段とを備え、前記バッファ増幅
器の入力側ノードに存在し、前記光電変換素子から入射
光量に対応して発生される電荷を蓄積する静電容量に比
して、前記バッファ増幅器の出力側ノードに存在する静
電容量を大きくしたことを特徴とするイメージセンサ。 - （２）光電変換素子は薄膜構造であり、バッファ増幅器
およびリセット手段は薄膜トランジスタを用いて構成さ
れたものであり、さらにバッファ増幅器の出力側ノード
にバッファ増幅器の入力側ノードに存在する静電容量よ
り大きい静電容量の薄膜コンデンサが接続されているこ
とを特徴とする特許請求の範囲第１項記載のイメージセ
ンサ。 - （３）光電変換素子、バッファ増幅器およびリセット手
段が同一基板上に形成されていることを特徴とする特許
請求の範囲第１項または第２項記載のイメージセンサ。 - （４）バッファ増幅器は薄膜トランジスタによるソース
フォロワであることを特徴とする特許請求の範囲第１項
、第２項または第３項記載のイメージセンサ。 - （５）バッファ増幅器は薄膜トランジスタによるソース
接地増幅器であることを特徴とする特許請求の範囲第１
項、第２項または第３項記載のイメージセンサ。 - （６）バッファ増幅器は電圧フォロワであることを特徴
とする特許請求の範囲第１項、第２項または第３項記載
のイメージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204890A JPS6182585A (ja) | 1984-09-29 | 1984-09-29 | イメ−ジセンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59204890A JPS6182585A (ja) | 1984-09-29 | 1984-09-29 | イメ−ジセンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6182585A true JPS6182585A (ja) | 1986-04-26 |
Family
ID=16498088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59204890A Pending JPS6182585A (ja) | 1984-09-29 | 1984-09-29 | イメ−ジセンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6182585A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0260956A2 (en) * | 1986-09-19 | 1988-03-23 | Canon Kabushiki Kaisha | Photoelectric converting apparatus |
| JP2006512846A (ja) * | 2003-01-03 | 2006-04-13 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | イメージセンサ |
| JP2007523535A (ja) * | 2004-01-23 | 2007-08-16 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 画像センサ |
| US7768007B2 (en) | 2000-12-12 | 2010-08-03 | Semiconductor Energy Laboratory Co., Ltd. | Information device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5738073A (en) * | 1980-08-20 | 1982-03-02 | Hitachi Ltd | Solid-state image sensor |
-
1984
- 1984-09-29 JP JP59204890A patent/JPS6182585A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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