JPS6180850A

JPS6180850A - ダーリントン回路

Info

Publication number: JPS6180850A
Application number: JP60207709A
Authority: JP
Inventors: ヘルムート、ヘルベルク
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1984-09-27
Filing date: 1985-09-19
Publication date: 1986-04-24
Also published as: EP0176753A1; US4811074A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、特許請求の範囲第１項の前文に記載されてい
る１つの電界効果トランジスタおよび１つのバイポーラ
トランジスタを有するダーリントン回路に関する。

〔従来の技術〕

このような回路はたとえば９ｆｔ誌ｒマイクロエレクト
ロ二フク・リライアビリティ（旧しｒｏｅｌｃｃｔｒｏ
ｎｉｃ　Ｒｅ１ｉａｂｉｌｉｔｙ）　Ｊ　、第２４巻、
第２号、１９８２年、第３１３〜３３７頁のビーエイチ
、レッルク（Ｐｈ、Ｌ＋：ｔｕｒｃｑ）の１１Ａ文［パ
ワー・バイポーラ・デバイス（Ｐｏｗｅｒ　Ｂｉｐｏｌ
ｏｒ　Ｄｅｖｉｃｅｓ）Ｊ　、特に第３３５頁の第１８
図から公知である。このような回路では、電界効果トラ
ンジスタのソース領域を含んでいる島状半導体領域と並
んで、第２の伝導形式のもう１つの島状半導体領域が設
けられており、そのなかに出力トランジスタの１つのエ
ミッタ領域が埋込まれており、このエミッタ領域が１つ
のエミッタ接触部を介してエミッタ端子と接続されてい
る。その際、半導体基板の厚みは出力トランジスタのエ
ミッタ領域からの電界効果トランジスタのトレイン領域
の横方向間隔よりも小さく選定されている。その際、ド
レイン領域は、ゲート電極により覆われている島状半導
体領域の周縁帯域に直接に隣接する半導体基板の１つの
部分範囲により形成される。

〔発明が解決しようとする問題点〕

本発明の目的は、冒頭に記載した種類のダーリントン回
路であって、他の条件が同一であれば、通電状態でエミ
ッタ端子とコレクタ端子との間の残留電圧が公知のダー
リントン回路の場合にくらべてはるかに低いダーリント
ン回路を提供することである。

〔問題点を解決するための手段〕

この目的は、本発明によれば、特許請求の範囲第１項に
記載のダーリントン回路により達成される。

本発明の好ましい実施態様は特許請求の範囲第２項ない
し第８項に示されている。

〔発明の効果〕

本発明により得られる利点は特に、ゲート電極により覆
われている島状半導体領域の周縁帯域に直接に隣接する
半導体基板の部分範囲から成る電界効果トランジスタの
ドレイン領域が公知の回路の場合よりもはるかに大きな
導電率を有すること　　　　　　　　　１である。その
原因は、飽和または準飽和状態で作動する出力トランジ
スタのエミッタ領域の下側のダーリントン回路の通電状
態で、前記ドレイン領域内まで延びる渭、債電？１；ｊ
が生ずることに見出されろ。しかし、それによって、他
の条件が同一であれば、持にベース電ｄコの注入が等大
であれば、エミッタ端子とコレクタ端子との間に生ずる
残留電圧が減少する。（ｈ方において、１つの比較可能
な残留電圧に対して、公知のダーリントン回路の場合よ
りもはるかに大きなベース゛市流が得られ、従ってまた
エミッタ端子とコレクタ端子との間に接続される負荷電
流回路から大きなコレクタ電流が出力電流としてｉＩＩ
られる。

〔実施例〕

以下、図面に示されている実施例により本発明を一層、
；’ｌ：　ｒｍに、説明する。

第１図には、ドープされた半導体材料、たとえばシリコ
ンから成る円板状の基板ｌが断面図で示されている。基
１反ｌは、その第１の主表面１ａまで延びているｎ−ド
ープされた１つの５１ｂと、層１ｂの下側に位置し基板
ｌの第２の主表面１ｄにより境されるｎ”　ドープされ
た１つのＥｌ　ｃとを含んでいる。層１ｂおよびｌｃは
たとえば下記のドーピング濃度でドープされていてよい
。ｎ１ｂ＝１０口Ｃｌ１１−　’、ｎ　Ｉｃ”　２　・
ｌ　Ｏ”ｃｓａ−”。Ｓ１ｂおよび１ｃの一部分は１つ
のバイポーラｎｐｎトランジスタＴ１のコレクタを形成
しており、そのベースは１つのｐ伝導形式の島状半導体
領域２から成っている。この島状半導体領域２は基板ｌ
のなかに埋込まれており、主表面１ａまで延びている。

領域２のなかに１つのｎ伝導形式のエミッタ領域３が埋
込まれており、このエミッタ領域３は主表面ｌｃ内にエ
ミッタ接触部４を設けられており、このエミッタ接触部
４は１つのエミッタ端子５に接続されている。エミッタ
領域３のドーピング濃度は主表面１ａにおいて約５・１
０２０ｃｍ−１であってよく、その際にエミッタ領１！
１２３との填界面における半導体領域２のドーピング濃
度はたとえば１０１７ｃｍ−’である。ｌ１ｌｃは第２
の主表面１ｄ内に１つのコレクタ接触部６を設けられて
おり、このコレクタ接触部は１つのコレクタ端子７に接
続されている。

島状半導体領域２のなかには１つのｎチャネル電界Ａｃ
Ｊ果トランジスタＴ２のｎ伝導形式のソース領域８が埋
込まれており、このソース領域８は同しく主表面１８ま
で延びており、また主表面１ａ内に１つの導電性の被ｉ
層９を設けられており、この被覆層９は、エミッタ領域
３に向かう方向に、ソース領域８の横方向境界を越えて
島状半導体領域２と接触するまで延長されている。主表
面１ａまで且つソースｔｉ＊８の右縁まで延びている島
状半導体領域２の周縁帯域１０は１つのゲート電極１１
により覆われており、このゲート電極１１は１つの薄い
電気絶縁性の層１２により主表面１ａから隔離されてお
り、また１つのゲー）ｆｌ子１３と接続されている。周
縁帯ｔａｔｏに右側で隣接しているＥ１ｂの部分範囲と
この部分範囲の下に位置している層１ｃの部分範囲とは
電界効果トランジスタＴ２のドレイン領域を形成してい
る。コレクタ端子７は同時にＴ２のドレイン端子を成し
ている。ソース領域８は導電性の被ＦＵＪｉ；ｉ９を経
てバイポーラトランジスタＴ１のベース２と接続されて
いる。

これまでに説明したトランジスタ組合わせＴ１、Ｔ２と
ならんで半導体基板ｌは（ｎ−１）組の別の同種に構成
されたトランジスタ組合わせをも含んでおり、そのうち
の１つがＴ３、Ｔ４で示されている。バイポーラトラン
ジスタＴ３のエミッタ領域１４は、エミッタ端子５と接
続されているエミッタ接触部１５を設けられている。電
界効果トランジスタＴ４のゲート１６はゲート端子１３
に接続されており、またＴ３のコレクタおよびＴ４のド
レイン領域は端子７に接続されている。Ｔ４のソース領
域は１つの導電性の被覆層１７を経てＴ３の島状半導体
領域１８から成るベースと接えあｈ”ｔ：いう。イカ。

７□６い４い、う、。　　　　１夕組合わせはＴ１、Ｔ
２およびＴ３、Ｔ４の左および右に半導体基板１の別の
部分の上に配置されており、また類似の仕方で端子５．
７および１３と接続されている。その際、電界効果トラ
ンジスタＴ２、Ｔ　４・・・Ｔ２ｎは全体として１つの
ダーリントン回１洛のドうイハトランジスタを、またバ
イポーラトランジスタＴＩ、Ｔ３＝・Ｔ（２ｎ−１）は
全体として１つのダーリントン回路の出力トランジスタ
を形成する。すべてのトランジスタ組合（）−Ｕのエミ
ノタイＪｉ　Ｉ・！２３．１４などは出力トランジスタ
のエミッタを成しており、すべてのトランジスタ組合わ
せの、ｌＦｔ状半状体導体領域２８などは出力トランジ
スタのベースを成しており、トランジスタＴ２、Ｔ４・
・・Ｔ２ｎのソース領域８などは全体としてドライバト
ランジスタのソース領域を成しており、Ｊ’５１ｂおよ
び１ｃはトランジスタＴＩ、Ｔ３・・・Ｔ（２ｎ−１）
に共通のコレクタ層を成すと同時にトランジスタＴ２、
Ｔ４・・・Ｔ２ｎに共通のドレイン領域を成している。

同し１つの島状半導体領域、たとえば２、のなかに設け
られているエミッタ領域、たとえば３、とソース領域、
たとえば８、との間の横方向間隔は主表面１ａと主表面
１ｄとの間の半導体基板１の厚み、たとえば５０〜１０
０μｍ、よりも小さく選定されている。ソース領域、た
とえば８、に隣接する周縁帯域、たとえば１０、の幅に
より定められている１つの電界効果トランジスタ、たと
えばＴ２、のｎチャネルの長さは約０．５〜１μｍの値
を自することが目的にかなっている。２つの並び合う島
状半導体領域、たとえば２および１８、の間の横方向相
互間隔は１つのソース領域、たとえば８、の幅にほぼ相
当し、たとえば１０〜５０μｍの値を有する。

ダーリントン回路の不導通状態、すなわち、たとえば１
００ＯＶの高い電圧がグ！１子５および７の間に与えら
れており、端子７が基準電位にある端子５よりも正の電
位にあり、また共通のゲート端子１３がたとえば２０Ｖ
の正の電位にある状態、から出発して説明すると、主表
面１ａにお＆Ｊるゲート電極１１の下側の周縁帯域ＩＯ
のなかに１っの反重云層が７１−し、この反転層がソー
ス領域８とドレインｆｌｌｈＭ１ｂ、ｌｃとの間の１つ
の導通チャネルを成ず。この導通チャネルを経て１つの
電ｉ５！ＥＩＩＩ＋が端子７からソース領域８へ、また
そこから導電性の被覆屑９を経てトランジスタＴｌのベ
ース領域２へ流れる。その結果としてＴｌ内に、端子７
からエミッタ領域３へ、またそれを経てエミ・７タ端子
５へ流れる１つのコレクタ電流ｒｃ＋が生ずる。Ｔ１の
ベース電流を成す電流ｉｅ＋により正の電荷キャリヤが
ほぼ矢印１９の方向にベース領域２からベース領域２と
エミッタ領域３との間のｐｎ接合に到達し、その結果と
して負の電荷キャリ・１・がエミッタ領域３からベース
領域２内へ注入される。これらの負の電荷キャリヤはベ
ース電流■８１によりベース領域２内へ流し込まれる正
の電荷キャリヤと一緒に１つのいわゆる蓄積電荷を形成
し、この蓄ｆｔ電荷は先ずエミッタ領域３の下側でベー
ス績域２内に生じ、また、ベース電流ＩＩ＋が持続され
れば、最後にＪ’９１ｂの上にも拡がる。エミッタ領域
３の下側の蓄ｆＢ電荷の（ｊ＋１方墳界は破線２０およ
び２１により示されている。蓄積電荷が生ずると、垂直
方向にも横方向にもトランジスタＴＩの本来のベース領
域２が拡大し、こうして拡大したベース領域２１．２２
のなかの４電率は、Ｆｔ１ｂの基本ドーピングにより得
られる導電率よりもはるかに大きい。

トランジスタ組合わせＴＩ、Ｔ２の通電状態で端子５と
端子７との間に生ずる残留電圧ＵＣＥについては下記の
関係式が成り立つ。

ＵＣＥ＝　Ｕｍｔ＋　（Ｒｏｎ−１ｃ＋／β）ここで、
ＵＢＥはベース領域２とエミッタ領域３との間のｐｎ接
合における正のバイアス電圧、ＲＯｎはトランジスタＴ
２のオン状６ｚ抗、すなわちベース電流１１１１が流れ
る部分８、１ｂおよびｌｃと周縁帯域１０内の反転チャ
ネルとの抵抗、またβはトランジスタＴ１の電流増幅率
である。　　　　　　　　　　　　１蓄積電荷２０．２
１の発生によりＲＯｎは減少し、このことは、コレクタ
電＊Ｉｃ＋が一定であれば、残留電圧ＵＣＥの減少を息
味する。他方において、ＵＣ，が一定に保たれれば、酊
枦電荷によりベース心〆ｊ？ｃ１１！＋が増大し、その
結果としてトランジスタＴ　Ｉのコレクタ電流１ｃ＋が
増大する。

類似の経過力積１１子１３にたとえば２０Ｖのゲート電
圧を与える際に１をのトランジスタ組合わせＴ３、Ｔ４
＝４’　（２ｎ−１）　、Ｔ２　ｎでも進行する。その
際にトランジスタＴ１．、Ｔ３・・・Ｔ（２ｎ＝１）の
苺枦電荷により明々のトランジスタＴ２、Ｔ４・・・Ｔ
２ｎ内のオン状態抵抗ＲＯｎが減少し、その結果として
、ダーリントン回路のコレクタ電流１ｃが一定に保たれ
る場合には、端子５と端子７との間の残留電圧はこの種
の従来の回路の場合よりも小さい値をとる。他方におい
て、端子５と端子７との間の残留電圧か同一であれば、
ダーリントン回路のコレクタ電ｍ＋。は従来の回路にく
らべて増大する。

この効果は、それぞれ２つの並び合うトランジスタ組合
わせ、たとえばＴｌ、Ｔ２およびＴ３、Ｔ４、に対して
一方の電界効果トランジスタ、たとえばＴ２、のオン状
態抵抗ＲＯｎが付属のパイポーラトランジ不夕、たとえ
ばＴＩ、のＦＥＶＬ電荷によってのみではなく、隣りの
トランジスタ組合わせ、たとえばＴ３、Ｔ４、に対応付
けられているバイポーラトランジスタ、たとえばＴ３、
の蓄積電荷、たとえば２２．２３、によっても減ぜられ
ることにより一層高められる。これは、当該の蓄積電荷
が第り図のように互いに重なり合う場合である。この重
なり合いを生じさせるため、２つの隣り合うバイポーラ
トランジスタ、たとえばＴＩおよびＴ３、のエミッタ領
域、たとえば３および１４、の間の横方向間隔をこれら
のバイポーラトランジスタの一方、たとえばＴＩ、のエ
ミッタ領域とそれに対応付けられている電界効果トラン
ジスタ、たとえばＴ２、のドレイン領域との間の（め方
向間隔の２倍に等しく選定することが目的にかなってい
る。

第２図には、島状の半導体領域２が出力トランジスタの
エミッタ領域３とトランジスタＴ２の前記のソース領Ｊ
−Ｍ　８との外Ｉｆ！１１に第２のソース領域２４を含
んでいる本発明の１つの実施例が示されており、第２の
ソース領域２４は１つの導電性の被覆層２５を設けられ
ており、この被覆層はエミッタ領域３に向かう方向に、
第２のソース領域２４と島状半導体領域２との間のｐｎ
接合を越えて島状半導体領域２と接触するまで延長され
ている。

島状半導体領域２の周縁帯域２６は主表面１ａまで且つ
第２のソース領域２４の左縁まで延びており、この周縁
帯域２６は１つのゲート電極２７により覆われており、
このゲート電極２７は薄い電気絶縁性の層２８により主
表面１ａから隔離されている。ゲート電極２７は前記の
ゲート電極１１および１６と一緒に共通のゲート端子１
３に接続されている。第２図では、第１図で既に説明し
た部分には第１図中の参照符号と同一の参照符号が付さ
れている。部分２４．２６、１ｂ、ｌｃ、２７．２８お
よび２５により形成される電界効果トランジスタＴ２ａ
は電界９＋、果トランジヲタＴ２と同様にトランジスタ
Ｔｌを駆動すイ）没υ１をする。

同様にして、もう１つの電界効果トランジスタＴ４ａが
島状半導体領域１４の左縁に配置されており、この電界
すＪ果トランジスタＴ４ａを介してトランジスタＴ３が
駆動される。ゲート電極１１・がトランジスタＴ２およ
びＴ４ａに共通であることは目的にかなっている。他の
トランジスタ組合ねせもそれぞれ１つの追加的な電界効
果トランジスタを有する。

この実施例では第１図の場合よりもスイッチング可能な
コレクタ電流！。を大きくすることができる。なぜなら
ば、出力トランジスタのエミッタ領域、たとえば３、の
下側の蓄積電荷がそれぞれ、付属の島状半導体領域、た
とえば２、の縁に配置されている両電界効果トランジス
タ、たとえばＴ２およびＴ３、のオン状態抵抗Ｒ８ｎを
減少させ　　　　　　　するからである。

付属の出力トランジスタのエミッタ領域から１つの電界
効果トランジスタのソース領域までの横方向間隔の選定
基準についても、島状半導体領域の相互間の４Ｊｊ方向
間隔の選定基準についても、第１図で説明したことが第
２図の構造にもあてはまる。

本発明の１つの好ましい実施例では、出力トランジスタ
のエミッタ３−Ｑ　ｋｉ−５，の１つ、たとえば３、の
ｆ畠すは、このトランジスタの隣りのエミッタ領域、た
とえば１４、に向かう方向に測って、これらの領域の間
の横方向間隔よりも小さく選定される。第１図では幅す
はこの横方向間隔の約１／４である。特に高電圧トラン
ジスタでは、横方向にトランジスタＴＩ、Ｔ３・・・Ｔ
　（２ｎ−１）のコレクタ電流路の著しい扇形拡がりが
生ずるので、ｎ組のトランジスタ組合わせにＺｊシて、
最大許容コレクタ電流１ｃの暑しい減少を犠牲にする必
要なしに、幅すの減少から生ずる半導体基板ｌの主表面
の減少が利用され得る。特に幅すが、最大許容コレクタ
電’／Ａｔ　［ｃの暮しい減少なしに、ｉｉＩ記の横方
向間隔よりもほぼ１桁小さく選定されることは有利であ
る。前記の横方向間隔がたとえば１００μｍであれば、
幅すはたとえば１０μｍに減ぜられ得る。それに対して
従来のダーリントン回路で５よ、出力トランジスタの１
つのエミッタの幅は１００〜２００μｍである。ドライ
バトランジスタのソース領域、たとえば８、の幅は出力
トランジスタのエミッタ領域の幅に等しくされるのが目
的にかなっている。

第３図に示されている本発明の特に′１１：ｊ利な実施
例では、少なくとも１つのトランジスタ組合わせ、好ま
しくはすべてのトランジスタ組合わせ、たとえばＴＩ、
Ｔ２、のなかにそれぞれ出力トランジスタのエミッタ領
域、たとえば３、と並んで１つの０１ドープされた半導
体領域２つが島状半導体領域、たとえば２、のなかに埋
込まれており、この半導体領域２９は主表面１ａまで延
びている。これらの半導体領域の各々は１つの導電性の
被覆層３０を設けられており、この被覆層３０はダ−リ
ントン回路のスイッチオフの際に負の電圧を与えられる
１つの端子と接続されている。そのために＆１：ｌ子１
３が使用されることは特に有利である。この場合には、
導電性の被覆層は１つの中間絶縁ＩＦｉ３１の上に配置
されており、また層３１の１つの窓３２の範囲内で端子
１３と接続されているゲート電極と接触するまで延長さ
れている。領域２つは島状半導体領域２と共に、端子１
３に負の電圧が与えられた際、すなわちコレクタ電流１
ｃの遮断の際に導通状態に切換えられて蓄積電荷、たと
えば２０．２１、の加速された崩壊を生じさせる１つの
排出ダイオードを形成する。それによって、ベース電流
の低下の際にコレクタ電流が同しく低下を開始するまで
の時間として定義されている蓄積時間ｔｓ；’＋＜著し
く矯縮される。集積された排出ダイオード２．２９．３
０は、公知の仕方でダーリントン回路に使用されている
外部の排出ダイオード°にくらべて、それらの接続のた
めにただ１つの導電性被ｍ層３０　Ｌか必要とされない
という本質的な利点を有する。それに対して、外部の排
出ダイオードは２つの接続導線を必要とし、またダーリ
ントン回路の占有空間を著しく大きくする。

排出ダイオード２．２９．３０は、個々のトランジスタ
組合わせのなかでそれぞれ出力トランジスタのエミッタ
領域、たとえば３、と付属の電界効果トランジスタ、た
とえばＴ２、のソース領域、たとえば８、との間に配置
されているならば、特に効率的である。１つの排出ダイ
オード２．２９．３０を備えているトランジスタ組合わ
せの数が多いほど、多くのトランジスタ組合わせが曲時
にそれらのＭ積電荷から開放されるので、蓄積時間ｔｓ
が短くなる。

第４図には、上記の実施例を第２図による実施例に応用
した実施例が示されている。この場合、排出ダイオード
２．２９．３０とならんで、もう１つの類似に構成され
た排出ダイオードが設けられている。この排出ダイオー
ドは、０１　ドープされ且つ１つの導電性被覆層３３で
覆われた１つの半導体領域３２から成っている。被１層
３３は１つの中間絶縁層３５の窓３４の範囲内で電界効
果トランジスタＴ２ａのゲート電極２７と接触している
。１つの島状半導体′？ｒＪ域内への第２の排出ダ・イ
オードの配置Ｇこより、コレクタ電流の遮断の際の蓄積
電荷、たとえば２０．２１、の排出がさらに加速される
。

排出ダイオード２．２９．３０および場合によっては２
．３２．３３の実情は、出力トランジスタのエミ、り領
域、たとえば３、が２つのこのようへ領域、たとえば３
および１４、の間の横方向間隔よりもはるかに小さく選
定されている本発明のフＪ施例では、特に白゛利に行わ
れる。その際、幅すはこの横方向間隔よりも１桁小さく
選定されていてよい。

以上に説明した本発明の実施例とならんで、前記の半導
体領域をそれぞれ反対の伝導形式の半導体領域により置
換し、同時に前記の電圧または電流の代わりにそれぞれ
反対の符号の電圧または電流を使用する実施例も有意義
である。

【図面の簡単な説明】

第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図、第３図および第４図は本発
明の別の実施例の断面図である。１・・・半導体基板、１ａ、１ｄ・・・主表面、２・・
・島状半導体領域、３・・・エミッタ領域、４・・・エ
ミッタ接触部、５・・・エミッタ端子、８・・・ソース
領域、９・・・導電性被覆層、１０・・・周縁帯域、［
１・・・ゲート電極、１３・・・ゲート端子、１４・・
・エミッタ領域、１４ａ・・・ソース領域、１８・・・
島状半導体領域、２２．２３・・・蓄積電荷、２９・・
・半導体領域、３０・・・導電性被覆層、３Ｉ・・・中
間絶縁層、３２・・・窓。 ’ｒ＋”Ｉ会）１、　　”　、　’、’、；、ｔ　　：
ｆ　　、’　＋。パジ゛：：ＴＩ　　　　Ｔ２　　　　　　　Ｔ’ｌ　　　　１４丁
２ａ　　　　　　　　　Ｔ１　　　　　　　　　　　丁
２Ｔ４ａ　　　　　　　　Ｔ：ｌｌ　　　　　　　　　
Ｔ０ｎ　　　Ｔ２

Claims

【特許請求の範囲】１）第１の伝導形式の１つの半導体基板の上に集積され
ており１つの電界効果トランジスタおよび１つのバイポ
ーラ出力トランジスタを有するダーリントン回路であっ
て、電界効果トランジスタの集積が、半導体基板のなか
に第２の伝導形式の１つの島状半導体領域が埋込まれて
おり、この島状半導体領域のなかに第１の伝導形式の１
つのソース領域が埋込まれており、またこの島状半導体
領域の周縁帯域が半導体基板の第１の主表面まで且つソ
ース領域の周縁まで延びており且つ１つのゲート電極に
より覆われている形態で行われており、ソース領域が出
力トランジスタのベースと接続されており、出力トラン
ジスタのエミッタが１つのエミッタ端子と接続されてお
り、また半導体基板に設けられている１つのコレクタ端
子が同時に電界効果トランジスタのドレイン端子を成し
ているダーリントン回路において、出力トランジスタの
エミッタが第１の伝導形式の複数個のエミッタ領域（３
）から成っており、これらのエミッタ領域に第１の主表
面（１ａ）上に位置し且つエミッタ端子（５）に接続さ
れているエミッタ接触部（４）が設けられており、半導
体基板に複数個の島状半導体領域（２）が埋込まれてお
り、これらの島状半導体領域（２）の各々は、追加的に
出力トランジスタの複数個のベース領域の１つを形成す
るように、電界効果トランジスタの少なくとも１つのソ
ース領域（８）および出力トランジスタの少なくとも１
つのエミッタ領域（３）を含んでおり、１つの島状半導
体領域（２）のソース領域（８）にそれと接触している
導電性の被覆層（９）が設けられており、各島状半導体
領域（２）はそのなかに含まれているソース領域（８）
の数に一致する数の周縁帯域（１０）を有し、これらの
周縁帯域（１０）は第１の主表面（１ａ）に対して電気
的に絶縁されているゲート電極（１１）により覆われて
おり、これらのゲート電極（１１）は１つの共通のゲー
ト端子（１３）に接続されており、１つの島状半導体領
域（２）のなかの１つのエミッタ領域（３）と１つのソ
ース領域（８）との間の横方向間隔は第１の主表面（１
ａ）と、コレクタ端子（７）と接続されているコレクタ
接触部（６）が位置している第２の主表面（１ｄ）との
間の厚みよりも小さい寸法であることを特徴とするダー
リントン回路。２）半導体基板（１）が、低いドーピング濃度でドープ
された第１の伝導形式を有する第１の層（１ｂ）と、第
１の層（１ｂ）よりも高いドーピング濃度でドープされ
た同一の伝導形式を有し第１の層（１ｂ）の下側に位置
し且つコレクタ接触部を設けられている第２の層（１ｃ
）とから成っていることを特徴とする特許請求の範囲第
１項記載のダーリントン回路。３）出力トランジスタのそれぞれ２つのエミッタ領域（
３、１４）の間に電界効果トランジスタの１つのソース
領域（８）が、両エミッタ領域の一方（３）を含む島状
半導体領域（２）のなかに埋込まれて配置されているこ
とを特徴とする特許請求の範囲第１項または第２項記載
のダーリントン回路。４）出力トランジスタのそれぞれ２つのエミッタ領域（
３、１４）の間に２つのソース領域（８、１４ａ）が設
けられており、それらの一方（８）は両エミッタ領域の
一方（３）を含む島状半導体領域（２）のなかに埋込ま
れており、また他方（１４ａ）は両エミッタ領域の他方
（１４）を含む島状半導体領域（２）のなかに埋込まれ
ていることを特徴とする特許請求の範囲第１項または第
２項記載のダーリントン回路。５）出力トランジスタの１つのエミッタ領域（３）の幅
（ｂ）が、このトランジスタの隣りのエミッタ領域（１
４）に向かう方向に測って、これらの両エミッタ領域（
３、１４）の間の横方向間隔よりも小さい小さい寸法で
あることを特徴とする特許請求の範囲第１項ないし第４
項のいずれか１項に記載のダーリントン回路。６）出力トランジスタの１つのエミッタ領域（３）の幅
（ｂ）が、このトランジスタの隣りのエミッタ領域（１
４）に向かう方向に測って、これらの両エミッタ領域（
３、１４）の間の横方向間隔よりも１桁小さい寸法であ
ることを特徴とする特許請求の範囲第５項記載のダーリ
ントン回路。７）出力トランジスタの少なくとも１つの、好ましくは
すべてのエミッタ領域（３）と並んで第１の伝導形式の
少なくとも１つの半導体領域（２９）が、エミッタ領域
（３）を含む島状半導体領域（２）のなかに埋込まれて
おり、第１の主表面（１ａ）まで延びており、また１つ
の導電性被覆層（３０）で覆われており、この被覆層（
３０）がダーリントン回路のスイッチオフのための電圧
を与えられる端子と接続されていることを特徴とする特
許請求の範囲第１項ないし第６項のいずれか１項に記載
のダーリントン回路。８）ダーリントン回路のスイッチオフのための電圧を与
えられる端子が共通のゲート端子から成っていることを
特徴とする特許請求の範囲第７項記載のダーリントン回
路。