JPS617981A

JPS617981A - Ｃｔの並列逆投影装置

Info

Publication number: JPS617981A
Application number: JP59128527A
Authority: JP
Inventors: Hideo Nagai; 秀夫長井
Original assignee: Yokogawa Medical Systems Ltd
Current assignee: GE Healthcare Japan Corp
Priority date: 1984-06-22
Filing date: 1984-06-22
Publication date: 1986-01-14
Also published as: JPH0218754B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（技術分野）本発明は、ファンビーム（Ｆａｎ　　［３ｅａｍ　）方
式のＣＴ　（Ｃｏｍｐｕｔｅｒ　Ｔｏｍｏｇｒａｐｈｙ
　）の逆投影装置に関し、詳しくは装置の部分的並列化
により高速逆投影を可能とし、装置の構成が簡単でしか
も並列動作の制御が簡単な、従ってファームウェアが簡
潔で容易に生成可能（並列性を考慮しなくて良い）で経
済的でもある全く新規な並列逆投影装置に関する。

（発明の目的）本発明の目的は、ＣＴの逆投影処理の高速化を加算器１
乗算器等全装置中の一部の機器を並列化することで実現
する手段を提供することにある。

本発明の他の目的は、通常高速処理のファームウェアの
作成は各装置の並列度が増すにつれて極度にむづかしく
なり、加算器９乗算器の数が１から２．３に増加するに
つれて、これらを効率的に動かすファームウェアは極度
にむづかしくなるという点に鑑み、簡単な構造の制御装
置又は制御構造がシンプルでファームウェアの開発が容
易な装置を実現することにある。

又、本発明の更に他の目的は、高速・高能率で経済的な
装置を提供することにある。

（発明の構成）このような目的を達成する本発明は、ｎ個の乗算器とｎ
個の加算器を有し、各乗算器１（ｉ＝２゜３、・・・、
ｎ）の出力は各加算器ｉの一方の入力又はバッファｉの
入力に接続され、各加算器ｉの一方の入力は各乗算器ｉ
又はバッファｉの出力に接続され、各加算器ｊ　（ｊ＝
２．３．・・・、ｎ）の他方の入力は各加算器ｊ−１の
出力に接続され、加算器ｎの出力とイメージ・データ・
メモリの出力とは加算器１の他方の入力に接続され、ｎ
個の乗算器とｎ個の加算器が並列動作することを特徴と
するものである。

（実施例）以下図面を用いて本発明の実施例を詳細に説明する。装
置の説明に先立って、本発明で適用する方式での逆投影
を説明する。第１図で×にはファンビームＸｆｌＩＡの
発生源で、中央の領域ＰＡは画像再構成領域である。Ｐ
Ａは×、ｙ軸に平行な直線×＝Ｘ１＋×２＋”’＋ｘ２
ｍ及びＶ　＝Ｖ　ｒ　＋　Ｖ　２　。

・・・、Ｖｚｎで分割され、これら各直線の交点（Ｐ　
１ｘｅ１点）に対し、画像再構成、〈含逆投影）を行う
。ｘ、ｙ方向の直線の間隔は各々Δ×、△ｙである。

ＰＡ内の任意の点Ｑ　（Ｘ　、　Ｖ　）　　（Ｐｉｘｅ
１点Ｑ（ｉ、ｊ））に対しＱから直線ＸｋＯ又はその延
長線上に下した垂線の足を点Ｑ′としくＯはＰＡの中心
で、同時にＸｋの回転中心）、ＱＱ’＝ｐ。

Ｘｋ　Ｑ’　＝ｈ　トｔル、！＝　（Ｘｋ　０１７）長
さＬ）ｈＥｈ（ｉ、ｊ、ｋ）＝Ｌ−ｘ−ｃｏｓ　　θｋ　　　　　Ｖ　　　−ｓ：ｎ
　　θｋ　　”＜１）ｐ三ｐ（ｉ、ｊ、ｋ）＝ｘ−ｓｉｎθｋ　−ｙ−ｃｏｓθｋ　　　　−（２）
ω三ω（ｉ　＊　ｊ　＋　ｋ　）＝１／（ｈ２＋ｐ２）一１／（（ｈ　　（ｉ　、　ｊ　、　ｋ　）　）２＋（
ｐ　　（ｉ、ｊ、ｋ））２）　　　・・・（３）α三α
（ｉ　＋　ｊ　＋　ｋ　）＝ｔａｎ　−”　（ｐ　／ｈ　）＝ｔａｎ’　（ｐ　　（ｉ　、　ｊ　、　ｋ　）／ｈ（
ｉ、ｊ、ｋ））　　　　　　・・・（４）ｙ＝ｙｊ上で
×がＩ・ΔＸだけ変化した時、ｐ、ｈの変化をΔｐ、Δ
ｈとすると、 Δｐ三Δｐ（ｋ）＝１・Δｘ−ｓｉｎθ、・　＜５）Δ
ｈ三Δｈ（ｋ）＝−１・△×　・ＣＯ３θｋ・・・　（
６）従って、点Ｑ（×十Ｉ・Δ×、■）のｐ、ｈの値Ｄ　（
ｉ＋Ｉ、ｊ、ｋ）、ｈ　（ｉ＋Ｉ、ｊ、ｋ）はｐ（ｉ＋
ｉ、ｊ、ｋ） −ｐ（ｉ、ｊ、ｋ）　＋Δｐ（ｋ）　　　・・・（７）
ｈ（ｉ＋Ｔ、ｊ、ｋ）＝ｈ（ｉ、ｊ、ｋ）　　＋Δｈ（ｋ）　　　・・・（８
）ＣＩ−１（ｉ、ｊ、ｋ）を点Ｑ（ｉ、ｊ）、θ−θｋ
における逆投影用データの格納アドレス、ＣＣｌ−１（
ｋ）をθ＝θヶ　でのα＝Ｏに対応する逆投影中心デー
タの格納アドレス、ａを比例定数とすると、ＣＨ（ｉ、
ｊ、ｋ）＝ＣＣＨ（ｋ）＋ａ−α（ｉ、ｊ、ｋ）・・・　（４）
′ 点Ｑ（ｉ、ｊ）の逆投影は次のようになる。

μ（ｉ　、　ｊ　）　＝ｂΣω（ｉ　、　ｊ　、　ｋ　
）・Ｄ（ＣＨ（ｉ、ｊ、ｋ））・・・（９）Ｄ（ＣＨ（
ｉ、ｊ、ｋ））はθ−θｋ　１点ｏ（ｂ。

ｊ）における、逆投影用データ格納アドレスＣＨ＜ｉ、
ｊ、ｋ）における逆投影用データであり、ｂは比例定数
である。

次に本発明装置の構成について説明する。

第２図に本発明による逆投影制御装置のブロック構成例
を示す。ＨＬ、ＰＬは演算器を内蔵するレジスタ・メモ
リ群で、）ＩＬにはｈの初期値ｈ（”＋Ｊ＋ｋ）、Δｈ
（ｋ）を、ＰＬにはｐの初期値ｐ　　（ｉ’　、ｊ、ｋ
）、Δｐ（ｋ）を、データ・ラインＤより初期設定し、
設定値をＣＨＡ。

ＷＧＴへ出力すると共に、式（７）、（８）による演算
結果で内容を更新する。

ＷＧＴ、Ｃ）−ＩＡは演算器を内蔵するテーブル（Ｌ　
ｏｏｋ　ｕｐ　　Ｔ　ａｂｌｅ）で、各々＜３＞、（４
）’に対応する演算とその結果を出力する。

１−ＩＭは高速アクレス・メモリで、最小サイクルでの
連続読出し動作と、初期設定又は適当なビュー　（Ｖ　
ｉｅｗｓ）数のデータ・ブロック単位での書込み動作と
を行う。ＨＭには逆投影用データ群を格納し、ＣＩ−Ｉ
Ａの出力ＣＨを格納アドレスとしてそれに対応する逆投
影用データＤ　（ＣＨ）を読み出し、レジスタ・ファイ
ルＲＦ２．ＲＦ４へ出力する。

ＭＭは低速大容量のメモリで、イメージ・データ又はそ
の中間結果μ（ｉ　、　ｊ　）を格納する。ＭＭへのア
クセスは適当なビュ一単位での読出しと書込みを行う。

連続逆投影動作でのリード（又はライト）アドレスは逐
次的（シーケンシャル・アクセス）に行い得るので、ア
ドレシングが容易である。

ＲＦｌ、ＲＦ２．ＲＦ３．ＲＦ４はレジスタファイルで
、ＲＦＩとＲＦ３はＷ　Ｇ　Ｔの出力ωを時分割的に格
納し、各々の出力をＭＵＬｌ、ＭＵｌ−２の入力１に与
える。ＲＦ２とＲＦ　４は、ＭＭの出力Ｄ　（ＣＨ）を
時分割的に格納し、各々の出力をＭＵＬＩ、ＭＬＪＬ２
の入力２に与える。１犬Ｆｉ（ｉ−１〜４）は同一のタ
イミングで必ずしも等しくないアドレスへの書込みと読
出しを同時に行うことができる。

ＭｔＪＬｌ、ＭｔＪＬ２は乗算器で、各々ＲＦ１の出力
とＲＦ２の出力、ＲＦ３の出力とＲＦ４の出力の間で各
々乗算を行い、結果ＭｏｌをＡＤＤｌの入力１へ、ＭＯ
２をＡＤＤ２の入力１へ与える。

ＡＤＤｌとＡＤＤ２は加算器で、入力１と２の間で加算
を行う。ＡＤＤｌの入力１にはＭＵＬｌの出力ＭＯ’ｌ
が、入力２にはＭＭの出力（μ（ｉ。

ｊ＞）又はＡＤＤ２の出力（ＡＯ２）が与えられ、結果
ＡＯＩをＡＤＤ２の入力２に与える。ＡＤＤ２の入力１
にはＭＵｌ２の出力ＭＯ２が与えられ、入力２にはＡＤ
Ｄｌの出力ＡＯ１が与えられ、結果をＡＤＤｌの入力２
又はＢＦに与える。

ＢＦはバッファ・レジスタで、ＡＤＤ２の出力を格納し
、適当なタイミングで読み出し、ＭＭに与える。ＢＦは
同一のタイミングで必ずしも等しくないアドレスへの書
込みと読出しを同時に行うことができる。ＢＦは各装置
の不均一な応答時間の遅れをこえて、木［１を最高速に
動作させるために設けられている（特にＭＭのメモリ・
アクセスを均等に行わせる上で有効となる）。

ＣＴＬは各装置の動作、相互のタイミング、外部とのデ
ータ授受等を統一的に制御する制御装置である。

Ｄは外部装置（図に示されていない装置等）とのデータ
転送に使用するデータライン、Ｃは外部装置と制御情報
を交信するための制御ラインである。

Ｃ１＋　Ｃ２＊・・・等はＣＴＬと各装置との間の制御
ライン、データ・ラインとして使用される。

このような構成における動作を次に説明する。

（１）第３図に逆投影の手順の例をフローチャートとし
て示す。この図は大まかな本装置の動作、データの流れ
、演算、処理、制御等を示す。より詳細で正確な動作に
ついでは、第４図を参照すべきである。基本的には、（Ｉ　）　Ｋ　（Ｖｉｅｗｓ）をひとまとめにした逆投
影を行う（ＩＦ）ｙ＝ｙ＋ラインーＬの左端の１点について逆投
影を始め、順次右隣りの１点に移って行く。

（ＤＩ）ｙ＝ｙｊライン上の逆投影が全部終了したら、
ｖ＝ｙ、ｒ＋１ラインについて（ｎ）と同様な処理を繰
り返す。

（ＩＶ　）全ラインに従って全ピクセル点の逆投影が終
了したら、次のＫ　（Ｖ　ｉｅｗｓ）につい５て（Ｉ）
〜（Ｉｌｌ）を繰り返す。

＜Ｖ＞こうして全ビューについて全ビクセル点の逆投影
を終了する。

（２）第４図に本装置の主要部のタイミングチャートの
例を示す。

（イ）、ＨＬ、ＰＬ及びＢＦ等はリードに遅れがなく、
直ちにデータとして使用できる。

データのライトも同様で、基本クロックの１クロツクτ
内で動作を完了する。

（ロ）ＷＧＴ、ＣＨＡ、ＨＭ、ＭＭ、ＭＵＬｉ　＊　Ａ
ＤＤｉ　　（ｉ　＝１．２）には入力を与えてから出力
が得られるまで、又は装置をスタートしてから動作が完
了するまでの時間遅れがあり（各々τｗ９．τＣ１τｈ
、τｌ、τ−９τａ）、演算、処理。

制御等でそれらを考慮した制御がなされている。

（ハ）第４図ではタイミングの関連を見易くするＩζめ
に、Ｋ＝４ビュー（１＝４）で４ビュー一括の逆投影の
例であり、ｙ＝ｙｊライン上のビクセル点（４ｉ　＋１
．　ｊ　）、　　（４ｉ　＋２．　ｊ　＞　、　　（４
ｉ　＋３．　ｊ　＞。

（４ｉ　＋４．　ｊ　）　　（但しｔ＝ｏ、１．・・・
）の近傍における各装置の動作、処理、演算、入力デー
タ／出力データの詳細、相互関係等を明示する。

（ニ）ＡＤＤｌ！（／＝１．２＞の動作を眺めると、ビ
クセル点（４ｎ十ｉ　、　ｊ　）　　（ｉ＝１．２．３
．４）とビクセル点（４（ｎ−１）＋ｉ、ｊ）とビクセル点（４（ｎ　＋１）＋
ｉ　、　ｊ　）の間で並列処理が行われている。各装置
の相互間でも類似の並列動作がなされる。

（ホ）各装置は始点、終点でのオーバーヘッドを除き、
最大最高速の完全並列処理がなされるように制御される
。

（へ）ＭＵＬｌ、ＭＵＬ２．ＡＤＤＩ、ＡＤＤ２．８Ｆ
、ＭＭは基本クロックの２倍の周期２τで動作し、その
他ＨＬ、ＰＬ。

ＷＧＴ、ＣＨＡ、ＲＦ１〜ＲＦ４．ｌ−ＩＭ等は基本ク
ロック周期τで動作する。

（ト）タイミング関連の見易さのために、Ｋ＝　４　（
Ｖ　ｉｅｗｓ）に選んだため、ＭＭへのアクセス動作が
２でサイクル毎の毎サイクルで行われている。Ｋ≧８以
上に選べば、ＭＭへのアクセスを非常に少なくできるこ
とは言うまでもない。

本発明は前記実施例に限らず、次のような構成とするこ
とも可能である。

（１）ＰＬを一組又は複数組のレジスタ群と加篩器等で
構成する。

（２））ｎを一組又は複数組のレジスタ群と加算器等で
構成する。

（３）ＣＨＡを演算器とテーブル（又はメモリ）群等で
構成する。

（４）ＷＧＴを演算器とテーブル（又はメモリ）群等で
構成する。

（５）ＡＡＤｌをセレクタと加輝器で構成する。

（６）ＢＦを複数のレジスタ群で構ｔｃする。又はＢＦ
を削除する。

（７）ＡＤＤｌ又はＡＤＤ２の入力にバッファを挿入す
る。又は、ＡＤＤｌ、ＡＤ［）２の両人力にバッファを
挿入する（　Ｍ　Ｕ　ｌ−ｉ又はＭＵＬ２の出力にバッ
ファを挿入する。又はＭｔＪＬｌ、Ｍ（ＪＬ２の百出力
にバッファを挿入する）。

（８）ＲＦｉとＲＦｊ　　（ｉ　、ｊ　＝１．２．３．
４：ｉ＋ｊ）の合体又は分離。

（９）ｌ−ＩＭ、ＭＭを複数に分離（分割）する。

（１０）加尊器の数９乗算器の数は２個に限定されない
（２個以上）。

（ｎ）ＣＴＬをマイクロ・プログラム・メモリ。

デコーダ、＠御装置等で構成する。

（１２）データ・ライン、制御ラインを統−又は分離し
た構成を持つ同種の装置（データ・バスの共通化など）
。

（１３）複数装置の合体又は一つの装置を複数に分離す
る（ＨＭとＭＭの統合など）。

（１４）逆投影の制御は第３図及び第４図に限定されな
い。第３図の例では、ｙ＝ｙｊラインに沿って左端から
右端へ逆投影したが、ｙ＝ｙｊラインに沿って右端から
左端、又ｘ＝ｘｉラインに沿って上端から下端（又は下
端から上端）の逆投影も可能。又、ｙ　＝ｙｊ、　ｙｊ
＋　１．・・・。

ｙｌ、工、１ラインに沿って左端から右端（又は右端か
ら左端）　、ｘ　＝ｘｉ、　ｘｉ＋　　１．・・・、×
１．□−１ラインに沿って上端から下端（又は下端から
上端）の同時並列逆投影も可能。一括処理のビュー数も
４ビユーとは限定されないし、常に一定でなくてもよい
（次式のようにも変更され得る）。

この場合の逆投影は次のようになる。

μ（ｉ　、　ｊ　）−Σｂｋ　　・ω（＋　、　ｊ　、
　ｋ　）員り１・Ｄ　（ＣＨ（ｉ　、　ｊ　、　ｋ　）　）・・・（９
）′ （発明の効果）以上説明したように、本発明によれば、次のような効果
を得ることができる。

（１）乗算器、加算器の並列化により（並列台数をｎと
する）、逆投影の処理速度をｎ倍に増大できる。

（２）逆投影装置を全てｎ台並列にする必要がなく、乗
算器、加算器等の部分的並列化でｎ倍の処理速度の増大
が可能である。

（３）通常装置の並列度が増すと、それらを効率的に並
列動作させるためのファームウェアは極度に複雑で作成
がむづかしくなるが、本装置では、ファームウェアの作
成が容易で、加算器１乗算器があたかも一台づつである
かのようにシンプルにプログラミングでき、テストも容
易でファームウェアのＲ発を短期間で実行でき、生成さ
れるファームウェアの能率の良いものが得られる。

（４）制御装置が簡単になるか又はファームウェアの場
合にはマイクロ・インストラクション・フィールドを加
算器一台１乗算器一台のものにできる（フィールドの長
さを最小にできる）。

（５）（２＞、（４）等により経済性が高く、保守性に
秀れたＨＭを実現できる。

【図面の簡単な説明】

第１図は本発明による逆投影の原理を説明するための図
、第２図は本発明の一実施例を示す構成図、第３図は逆
投影の手順の一例を示すフローチャート、第４図は詳細
なタイミングチャートである。１−ＩＬ、ＰＬ・・・レジスタ・メモリＷＧＴ、ＣＩ−
ＩＡ・・・テーブルＨＭ・・・高速アクセス・メモリＲＦＩ〜ＲＦ　４・・・レジスタファイルＭＬＪＬ１．
ＭｔＪＬ２・・・乗算器ＡＤＤ１．ＡＤ言２・・・加算器ＭＭ・・・メモリＢＦ・・・バッファ・レジスタＣＴＬ・・・制御装置

Claims

【特許請求の範囲】

（１）ｎ個の乗算器とｎ個の加算器を有し、各乗算器ｉ
（ｉ＝２、３、・・・、ｎ）の出力は各加算器ｉの一方
の入力又はバッファｉの入力に接続され、各加算器ｉの
一方の入力は各乗算器ｉ又はバッファｉの出力に接続さ
れ、各加算器ｊ（ｊ＝２、３、・・・、ｎ）の他方の入
力は各加算器ｊ−１の出力に接続され、加算器ｎの出力
とイメージ・データ・メモリの出力とは加算器１の他方
の入力に接続され、ｎ個の乗算器とｎ個の加算器が並列
動作することを特徴とするＣＴの並列逆投影装置。
（２）逆投影演算の重みと逆投影データを１対又はｍ対
の装置で（ｍ＜ｎ）高速に求めて２ｎ対のレジスタ・フ
ァイルに格納し、逆投影演算はｎ対の乗算器と加算器で
通常の速度で完全並列動作することを特徴とする特許請
求の範囲第１項記載のＣＴの並列逆投影装置。
（３）加算器ｎの出力にバッファを接続し、イメージ・
データ・メモリと演算器とのタイミングのづれの調整を
行うことを特徴とする特許請求の範囲第１項記載のＣＴ
の並列逆投影装置。
（４）あたかも１対の乗算器と加算器による逆投影とし
て、制御装置又はファームウェアを簡単に製作又は生成
し得るようにしたことを特徴とする特許請求の範囲第１
項記載のＣＴの並列逆投影装置。
（５）並行ビーム逆投影を行うことを特徴とする特許請
求の範囲第１項記載のＣＴの並列逆投影装置。