JPS6179237A - 半導体装置 - Google Patents

半導体装置

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JPS6179237A
JPS6179237A JP59199626A JP19962684A JPS6179237A JP S6179237 A JPS6179237 A JP S6179237A JP 59199626 A JP59199626 A JP 59199626A JP 19962684 A JP19962684 A JP 19962684A JP S6179237 A JPS6179237 A JP S6179237A
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JP
Japan
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semiconductor device
substrate
semiconductor chip
bonded
pin
Prior art date
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Pending
Application number
JP59199626A
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English (en)
Inventor
Toshiaki Ono
俊昭 小野
Hajime Sato
佐藤　始
Masachika Masuda
正親 増田
Masahiro Meguro
目黒　真裕
Yujiro Kajiwara
梶原　裕二郎
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Hitachi Microcomputer System Ltd
Hitachi Ltd
Renesas Semiconductor Package and Test Solutions Co Ltd
Original Assignee
Hitachi Ltd
Hitachi Yonezawa Electronics Co Ltd
Hitachi Microcomputer Engineering Ltd
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Publication date
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  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半導体装置に係り、特に、半導体装置のビン
・グリッド・アレイ（以下、単にＰＧＡという）パッケ
ージに適用して有効な技術に関するものである。
〔背景技術〕
大規模集積回路１ｓＩ）等に用いられるＰＧＡパッケー
ジは、セラミック類のためコス１−が高いので低価格化
が強く望まれている。その解決策として、プリント基板
と同じ構成の銅張りガラス・エポキシ積層基板にり−１
くビンを埋め込んだＰＧＡが注目を浴びている。
なお、多ピンＰＧＡパッケージに関する技術は、日経マ
グロウヒル社発行「日経エレクトロニクス、別冊（マイ
クロテバイセズ）Ｊ　　１９８４年６月１１日発行、Ｎ
　ｏ　、　２、Ｐ］２９−Ｐ］４７に記載されている。
しかしながら、このようなＰ　Ｇ　Ａパッケージでは、
プリント基板側の配線の引き回しが困難である。また、
発明者はかかる技術を検討した結果、ボンディングワイ
ヤとリードピンとを配線を介して接続しているため、ボ
ンナインクワイヤと配線との接続、配線とリードビンと
の接続の２個所の電気的接続部分が存在し、電気的接続
不良等により信頼性を低下させるという問題があること
を吃出した。
〔発明の目的〕
本発明の目的は、ＰＧＡパッケージを用いた半導体装置
において、電気的接続不良等をなくシ、て信頼性を向上
さることができる技術を提供することにある。
本発明の他の目的は、ＰＧＡパッケージを用いた半導体
装置の低価格化をはかることができる技術を提供するこ
とにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
〔発明の概要〕
本願において開示される発明のうち、代表的なものの概
要を説明すれば、下記のとおりである。
すなわち、基板の端子位置に設けられた穴にリードピン
を差し込み、該基板の中央部に半導体チップを接着し１
、前記リードピンに直接ワイヤをボンディングしてレジ
ンで覆ったＰＧＡパッケージを用いた半導体装置にあっ
て、前記リードピンの塙板の上面から１−の部分の寸法
を、該リードピンの設置位置が半導体チップから離れる
につれて高くなるように階段状に構成することにより、
ホンディングワイヤ間の接触を防止し、電気的接続不良
等をなくして信頼性を向−１−させるとともに、半導体
装置の低価格化をはかることができるようにし、たもの
である。
以下、本発明の構成について、実施例とともに説明する
。
なお、全図において、同一の機能を有するものは同−一
の符号を付け、その繰り返し・の説明は省略する。
〔実施例■〕
第１図乃至第３図は、本発明の一実施例の’ＰＧＡパッ
ケージを用いた半導体装置を説明するための図であり、
第１図は、その半導体装置の平面図、第２図は、第１図
の■−■切断線における断面図、第３図は、第１図の半
導体装置の基板の平面図及び側面図である。
第１図乃至第３図において、１はカラス・エポキシ基板
であり、リードピン２を差し、込むための穴ＩＡが、第
３図に示すように、複数個アレイ状に設けられている。
３は半導体チップ、４はボンディング用ワイヤ、５はレ
ジンである。前記り一ドピン２の頭部２Ａの高さ、つま
り、リードピン２の基板１の上面から上の部分の寸法は
、第２図に示すように、リードピン２の設置位置が半導
体チ ツブ３から離れるにつれて高くなるように階段状に構成
されている。
本実施例の半導体装置の組み立ては、基板ｌの穴ＬＡに
リードピン２を差し込み、該基板ｌの中央部に半導体チ
ップ３を接着し、前記リードピン２に直接ワイヤ４をボ
ンディングしてレジン５で覆って半導体装置を完成する
。
このように、前記リードピン頭部２Ａの高さを、該リー
ドピン２の設置位置が半導体チップ３から離れるにつれ
て高くなるように構成することにより、ボンディングさ
れたワイヤ４の相互間で短絡しないようにすることがで
き、かつ、電気的接続＝４一 部分を１個所にすることができるので、電気的接続不良
等をなくし７て信頼性を向上させることができる。
また、基板１をガラス・エポキシで構成したので、半導
体装置の低価格化をはかることができる。
〔効果〕
以上説明したように、本願で開示した新規な技術手段に
よれば、次に述るような効果を得ることができる。
（］）ＰＧＡパッケージを用いた半導体装置において、
基板の端子位置に設けられた穴にリードピンを差し込み
、該基板の中央部に半導体チップを接着し、前記リード
ピンに直接ワイヤをボンディングしてレジンで覆い１、
前記リードピンの基板の上面から上の部分の寸法が、半
導体チップから離れるにつれて高くなるように階段状に
構成することにより、ボンディングされたワいヤ４の相
互間で短絡しないようにすることができ、がっ、電気的
接続部分を１個所にすることができるので、電気的接続
不良等をなくシ、て信頼性を向上させることができる。
（２）４．ｌｉｔ反をカラス・エポキシで構１１（シた
ので、半導体装置の低価格化をはかることができる。。
以」二、本発明を実施例にもとすき置体的に説明したが
、本発明は、前記実施例に限定され、るものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことはいうまでもない。
【図面の簡単な説明】
第１図乃至第３図は、本発明の一実施例のＰＧＡパッケ
ージを用いた半導体装置を説明するための図であり、 第１図は、その半導体装置の平面図、 第２図は、第１図の■−■切断線における断面図、 第３図は、第１図の半導体装置の基板の平面図及び側面
図である。 図中、■　ガラス・エポキシ基板、ＩＡ・・穴、２・・
リードピン、２Ａ・・・リードピンの頭部、３・・半導
体チップ、４・・ボ′ンディング用すイヤ、５・・レジ
ンである。 第　　１　　図 第　　２　　図

Claims (1)

  1. 【特許請求の範囲】 １、基板の端子位置に設けられた穴にリードピンを差し
    込み、該基板の中央部に半導体チップを接着し、前記リ
    ードピンにワイヤをボンディングしてレジンで覆った半
    導体装置であって、前記リードピンの基板の上面から上
    の部分の寸法を、該リードピンの設置位置が半導体チッ
    プから離れるにつれて高くなるように階段状に構成した
    ことを特徴とする半導体装置。 ２、前記基板をガラス・エポキシで構成したことを特徴
    とした特許請求の範囲第１項記載の半導体装置。
JP59199626A 1984-09-26 1984-09-26 半導体装置 Pending JPS6179237A (ja)

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JP59199626A JPS6179237A (ja) 1984-09-26 1984-09-26 半導体装置

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JP59199626A JPS6179237A (ja) 1984-09-26 1984-09-26 半導体装置

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JPS6179237A true JPS6179237A (ja) 1986-04-22

Family

ID=16410978

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JP59199626A Pending JPS6179237A (ja) 1984-09-26 1984-09-26 半導体装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4916522A (en) * 1988-04-21 1990-04-10 American Telephone And Telegraph Company , At & T Bell Laboratories Integrated circuit package using plastic encapsulant

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4916522A (en) * 1988-04-21 1990-04-10 American Telephone And Telegraph Company , At & T Bell Laboratories Integrated circuit package using plastic encapsulant

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