JPS6173374A - 薄膜トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 薄膜トランジスタにおいて、製造プロセスの簡素化をは
かるばかりでなく、同一面内にある各電極間の短絡、ソ
ース、ゲート電極等の断線を防止する機能を付加した薄
膜トランジスタに関するものである。

〔従来の技術〕

最近、ＯＡ機器端末や壁かけテレビ等への要求から、薄
形ディスプレイ開発がさかんに行われている。その中で
も大容量グラフィック表示に対応するために、行列状に
電極を配置した情報表示装置において、前記電極交点部
分に能動素子を配置して駆動を行うアクティブマトリク
ス方式が研究されている。第２図に液晶を例に取・つて
アクティブマトリックスの代表的等価回路を示す。（９
）は液晶であり、（１０）は前記液晶に印加される電圧
を保持するためのコンデンサである。ただし、コンデン
サ（１０）は省略されることもある。（１１）は前記液
晶を駆動する電圧を制御するためのスイッチングトラン
ジスタである。

Ｘ、〜Ｘ３はトランジスタ（１１）のゲートを制御する
選択信号線、Ｙ１〜Ｙ３は、液晶を駆動するために必要
な電圧を印加するためのデータ線であり、線順次で駆動
される。

第３図に従来より知られているコプレー構造を有する薄
膜トランジスタ（以下ＴＰＴと略す）の断面図を示す。

図中（１）は石英、ガラス等の透明絶縁性基板であり、
この上にＴＰＴが形成される。（２）は不純物拡散を防
止するパツシベーンヨン膜である。（３）はアモルファ
スシリコン（ａ−８ｉ）、ポリシリコン（ｐｏｌｙ−８
ｉ　）　、　Ｃａ５ｅ等からなる半導体である。（４Ｌ
（５）は、それぞれ５ソース、ドレイン電極でＡ１等の
金属で配線される。（１３）はゲート絶縁膜でアモルフ
ァス窒化シリコン等で形成される。（８）はゲート電極
であり、前記ソース、ドレイン電極と同様にＡ１等で形
成される。（１２）は保護膜であり省略されろ場合もあ
る。このようなＴＰＴにおいては１回のデポジションに
より形成したゲート絶縁膜（１３）をそのまま電極間絶
縁膜として使って見・た。

これ以外にも第４図乃至第６図に示すような方法でＴＰ
Ｔを製作することもなされていた。まず、ソース、ドレ
イン電極形成後、電極間絶縁膜（６）をデポジションし
、レジスト（７）によりチャネル部分以外を保護する（
第４図）。その後、チャネル部分の絶縁膜をエツチング
して除去しく第５図）、さらにゲート絶縁膜（１３）を
デボジンコンする（第６図）という方法を取って対応し
ていた。

〔発明の解決しようとする問題点〕

第３図に示したようなＴＰＴにおいては、１回のデポジ
ンコンによってゲート絶縁膜及び電極間絶縁膜が形成で
きるのでプロセス的に有利であるが、ゲート電極配線後
、絶縁膜の厚さが電極間絶縁膜として薄いためにソース
−ゲート及びドレイン−ゲート間の短絡が発生しやすい
と℃・う欠点を有していた。

また、第４図乃至第６図に示したようなプロセスでＴＰ
Ｔを形成すると、電極間絶縁膜（６）及びゲート絶縁膜
（１３）のデポジンコンが必要となるために、製造プロ
セスの複雑化に伴ってＴＰＴ製造コストの増加をまねく
ばかりでなく、ゲート絶縁膜（１３）中に応力がたまり
絶縁膜の上下に配線された電極に第７図に示すようにク
ラック（］４）が発生することによって断線し欠陥が増
加するという欠点を有していた。

このためＴＰＴマトリクスパネルを情報表示バ坏ルとし
て使用する際に、従来から用いられているドツトマトリ
クス等に比ベコスト上不利な条件になっている。

〔問題を解決するための手段〕

本発明は、前述の問題点を解決すべくなされたものであ
り、絶縁性基板上に、コプレーナ構造に従ってソース電
極、ドレイン電極、ゲート電極を配置した薄膜トランジ
スタにおいて、ソース電極及びドレイン電極上の絶縁膜
のチャネル部分を部分的にドライエツチングしてその厚
みを減じてゲート絶縁膜とし、該ゲート絶縁膜上にゲー
ト電極を形成したことを特徴とするＴＰＴであり、特に
ＴＰＴの電気的特性に寄与するチャネル部分及び電極が
クロスオーバーする部分以外の部分である電極間絶縁に
不必要な部分を、ドライエツチングにより同時に選択的
エツチングをして、チャネル部に残った絶縁膜をゲート
絶縁膜として使用することを特徴とするＴＰＴである。

これにより、ＴＰＴの製造プロセスを減少させられるば
かりでなく、各電析の短絡及び断線を防止することが可
能になる。

以下図面を参照しつつ説明する。

第１図は、本発明のＴＰＴの代表的構造を示す断面図で
あり、（１）はガラス、石英等の絶縁性基板、（２）は
酸化シリコン、窒化シリコン等のパッシベーション膜、
（３）はａ−６ｉ　＠　ｐｏｌｙ　−Ｓｉ　＠　Ｃａ５
ｅ等の半導体層、（４）はＡ１等のソース電極、（５）
はＡ１等のドレイン電極、（６）は酸化シリコン、窒化
シリコン、アルミナ等の絶縁膜、（８）はＡ１等のゲー
ト電極を示しており、ゲート部分の絶縁膜及びソース電
極とドレイン電極とゲート電極とのクロスオーバ部分以
外の部分の絶縁膜がドライエツチングより薄くされてい
るところを示している。

第８図は、その製造工程を説、明するための断面図であ
り、絶縁性基板（１）上にパッシベーション膜（２）、
半導体層（３）を連続的にデポジションし、半導体層（
３）のみを必要な形状にエツチングする。その後、ソー
ス電極（４）とドレイン電極（５）を形成した後、電極
間の短絡を防止するのに充分な厚さを持った絶縁膜（６
）を蒸着する。

この絶縁膜の厚みは２０００Ｘ以上とすればよいが、一
般的には３０００Ｘを越えるようにする方が短絡を生じ
にくく好ましく、特に４０００Ｘ以上の方が好ましく、
厚〜・方は特に限定されないが生産性が悪くなるため通
常６０００Ｘ以下程度にされればよし・。

次いで、この上にフォトレジスト（７）により少なくと
もチャネル部分を除いてマスクし、ドライエツチングす
る。このチャネル部分の？縁膜の厚みは、その特性と短
絡防止の効果により定められればよいが、通常は１００
０〜３０００λ程度とされ、１０００Ｘ未満では短絡が
発生しやすくなり、又、３０００Ｋを越えるとトランジ
スタ特性の劣化が太きい。特に、２０００〜２５００λ
程度とすることが好ましい。

又、このチャネル部分のみならず、チャネル部分以外で
ソース電極、ドレイン電極とゲート電極とのクロスオー
バ部分以外の絶縁膜、ｆｆ１ｌ］ち電極間の絶縁のため
に不必要な領域もドライエツチングされるようにフォト
レジストをノくターニングすることにより、絶縁膜中の
応力発生に伴うゲート、ソースの断線を防止することが
できるので好ましい。

この場合、電極が形成される部分であっても、半導体層
と積層されていないソースライン上の絶縁層はエツチン
グされるようにしてよい。

具体的には第９図に示すようなゲート部分を中抜きした
アイランド状のパターン、第１０図に示すようなＬ字状
のパターン等がある。このパターンに従って絶縁膜を所
望の厚みにエツチングし、チャネル部分に残った絶縁膜
をゲート絶縁膜とする。

一方、絶縁膜（６）のエツチング形状もＴＰＴ素子の歩
留りに大きな効果を有する。フォトレジストを用いたバ
ターニング後フロン】４を用いてＲ工に装置でエツチン
グするとエツチング端がほぼ垂直になってしまい、ゲー
ト配線時にメタルのステップカバレッジ不足から断線を
生じやすい。これに対してフロン２３を用いてエツチン
グすると、エツチング端をテーノく状にできることから
ゲート。配線時の断線を防止できるため好ましい。この
ようにしてエツチングした後にンジストを剥離し、ゲー
ト電極（８）を形成してＴＰＴを形成する。

本発明のＴＰＴは上記の代表的例に限定されろものでは
なく、必要に応じて金属等の遮光層を形成したり、ダブ
ルゲート構造としたりしてもよく、さらに液晶配向膜の
形成を１−てもよく、公知のアクティブマ）　ＩＪクス
用基板の構造を種々採用しうる。

〔作用〕

本発明のゲート絶縁膜形成法によれば、第３図のような
例と比較すると、ドライエツチングが増えることでプロ
セス的にはメリットは少ないが、ゲート−ソース、ゲー
ト−ドレイン電板間の絶縁が完全にできるので、短絡を
大幅に減少させられるという大きなメリットがある。同
様に第６図の例と比較するとデボジンコンの回数を減少
させられることから、プロセスが簡素化され、生産性が
よくなり、ＴＰＴの製造コストを減少させることが可能
になる。さらに絶恢ル・ハ中のストレスによるクラック
の発生に伴う断線や電極側面での短絡を防止できろこと
から不良品の発生率を低減することが可能になるという
メリットも有する。

〔実施例〕

以下に本発明によるゲート絶縁膜形成法を用℃・たＴＦ
Ｔの実施例を示す。

ＴＰＴの構造は前出の第１図に示したものと同一である
。ガラスによる絶縁性基板（１）上にプラズマＣＶＤ法
により２０００Ｘの窒化シリコンによるパッシベーショ
ン膜（２）及び２０００にの能動アモルファスシリコン
による半導体層（３）を連続的にデポジションした。パ
ッシベーション膜（２）は絶縁膜等に用いるものと同様
に、シランガスとアンモニアガスの混合ガスによって、
また、能動アモルファスシリコンによる半導体層（３）
は１００チシランガスによって製膜した。この後、上記
アモルファスシリコン層を選択的にエツチングし、その
上にＡ１を６０００Ｘ蒸着し、パターニングすることで
、ソース電極（４）、ドＶイン％ｉ極（５）を形成した
。その後、絶縁膜（６）としてアモルファス窒化シリコ
ン膜をプラズマＣＶＤ法により４０００Ｘ蒸着した。フ
ォトレジストを用いてアイランド状にバターニングを行
い、Ｒ工Ｅ装置を用いてフロン２３ガスによってテーパ
ー状に２０００Ｘだけエツチングし、チャネル部分の残
り２０００にの絶縁膜をそのままゲート絶縁膜として使
用した。最後にゲート電極（８）をＡ１を５ｏｏｏＸ蒸
着して形成した。

以上のような手法を用いて８００μｍピッチ５０Ｘ５０
本のマトリックスパネルを１０枚製作し、従来の製造方
法によるものと比較した。

短絡及び断線検査の結果からは、電極間の短絡はＯ〜７
ケ所／枚であり、ゲート断線は見出せなかった。これに
対して従来の物では、第３図のような構造の場合、絶縁
不良に伴うンースーゲート、ソース−ドレイン短絡が５
０〜１００ケ所／枚、第６図のような構造の場合、クラ
ックの発生に伴う、ゲート及びソースの断線が２〜３０
ケ所／枚程度あった。

以上のように本発明の第１図に示すような構造のＴＰＴ
は従来のものと比べ短絡、断線等による欠陥率を大幅に
減少させることができた。

また、トランジスタの電流−電圧特性の測定結果からは
Ｏｎ電流の立ち上がりも急峻で、ｏｎ１０ｆｆ比も６桁
程度のものが得られ、従来のものと比べ、何ら遜色のな
いデータが得られた。

〔発明の効果〕

以上のように本発明では、ゲート絶縁膜を、アイランド
状のパターンを用いてテーパ状にエツチングすることで
クラックの発生に伴う断線や電極間の断線をほぼ完全に
防止でき、製品の不良品率を低減することが可能になる
ばかりでな（、ＴＰＴを従来のプロセスに比べ少ない工
程で再現性よく形成する方法を提供するものである。

アクティブマトリクスパネルは従来からボータプルコン
ピュータや平面テレビに応用されているドントマトリク
スタイプのパネルに比べ製造コストが高いことが難点で
あるが、本発明はアクティブマトリクスパネルの製造コ
ストを低減し、実用化に大きく貢献するものである。

【図面の簡単な説明】

第１図は、本発明のＴＰＴの代表的例を示す断面図。 第２図は、アクティブマ）　ＩＪクスパネルの代表的例
の等価回路図。 第３図乃、主筒６図は、従来のＴＰＴの例及びその製造
工程を示す断面図。 第７図は、従来のＴＦＴに発生するクラックを説明する
平面図。 第８図は、本発明のＴＰＴの製造工程を示す断面図。 第９図及び第１０図は、本発明のＴＰＴを製造するため
のフォトレジストパターンを説明する平面図。 １・・・絶縁性基板 ２・・・パッシベーション膜 ３・・・半導体層 ６・・・絶縁膜 ７・−・フォトレジスト 第　１　回 第　２　図 第　３　図 第４図 第　５　図 第６図 第７図 Ｌｌ″″・ 第　８　図 第９図 第１０図

Claims (5)

【特許請求の範囲】
1. （１）絶縁性基板上に、コプレーナ構造に従つてソース
   電極、ドレイン電極、ゲート電極を配置した薄膜トラン
   ジスタにおいて、ソース電極及びドレイン電極上の絶縁
   膜のチャネル 部分を部分的にドライエッチングしてその厚みを減じて
   ゲート絶縁膜とし、該ゲート絶縁膜上にゲート電極を形
   成したことを特徴とする薄膜トランジスタ。
2. （２）絶縁膜がシリコン系化合物である特許請求の範囲
   第１項記載の薄膜トランジスタ。
3. （３）ソース電極、ドレイン電極とゲート電極とのクロ
   スオーバー部分以外の部分及びチャ ネル部分を部分的にドライエッチングする特許請求の範
   囲第１項記載の薄膜トランジスタ。
4. （４）エッチング端面をテーパー状にする特許請求の範
   囲第１項又は第３項記載の薄膜トランジスタ。
5. （５）絶縁膜の膜厚が２０００Å以上であり、ドライエ
   ッチング後の薄いゲート絶縁膜の膜厚が該絶縁膜の非エ
   ッチング部分よりも薄く、かつ１０００〜３０００Åで
   ある特許請求の範囲第１項又は第３項記載の薄膜トラン
   ジスタ。