JPS6167158A - 電子計算機におけるアドレス変換機構 - Google Patents
電子計算機におけるアドレス変換機構Info
- Publication number
- JPS6167158A JPS6167158A JP59189208A JP18920884A JPS6167158A JP S6167158 A JPS6167158 A JP S6167158A JP 59189208 A JP59189208 A JP 59189208A JP 18920884 A JP18920884 A JP 18920884A JP S6167158 A JPS6167158 A JP S6167158A
- Authority
- JP
- Japan
- Prior art keywords
- register
- address
- map
- logical
- electronic computer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、電子計算機における論理アドレスを物理ア
ドレスに変換する主記憶アドレス変換機構に関するもの
である。
ドレスに変換する主記憶アドレス変換機構に関するもの
である。
、〔従来の技術〕
従来、この種の機構として第２図に示すものがあった。
図において、（１）はマツプレジスタ番号を格納するた
めのマツプレジスタ番号格納レジスタ、（２）は変換す
べき論理アドレスを格納するための論理アドレス格納レ
ジスタ、（２ａ）はその論理空間内でのページエントリ
アドレス部分、（２ｂ）はページ内相対アドレス、（３
）は複数枚あるマツプレジスタ、（４）はアドレス変換
機構、（５）は変換結果の物理アドレスを格納するため
の物理アドレス格納レジスタである。次に一ヒ記構成の
動作について説明する。アドレス変換をする際まずマツ
プレジスタ番号格納レジスタｒｌ）にマツプレジスタ番
翳、論理アドレス格納レジスタ（２）に論理アドレスを
格納する。次いでマツプレジスタ（３）の中から前記レ
ジスタ（１）で指示されたいずれかのマーノブレジスタ
が選ばれ、そのマツプレジスタの中からページエントリ
アドレス部分（２ａ）で指示されたページアドレスが取
り出される。この取り出されたページアドレスとページ
内相対アドレス（２ｂ）が、アドレス変換機構（４）に
入力される０次いでその受検結果が（５）に格納される
。
めのマツプレジスタ番号格納レジスタ、（２）は変換す
べき論理アドレスを格納するための論理アドレス格納レ
ジスタ、（２ａ）はその論理空間内でのページエントリ
アドレス部分、（２ｂ）はページ内相対アドレス、（３
）は複数枚あるマツプレジスタ、（４）はアドレス変換
機構、（５）は変換結果の物理アドレスを格納するため
の物理アドレス格納レジスタである。次に一ヒ記構成の
動作について説明する。アドレス変換をする際まずマツ
プレジスタ番号格納レジスタｒｌ）にマツプレジスタ番
翳、論理アドレス格納レジスタ（２）に論理アドレスを
格納する。次いでマツプレジスタ（３）の中から前記レ
ジスタ（１）で指示されたいずれかのマーノブレジスタ
が選ばれ、そのマツプレジスタの中からページエントリ
アドレス部分（２ａ）で指示されたページアドレスが取
り出される。この取り出されたページアドレスとページ
内相対アドレス（２ｂ）が、アドレス変換機構（４）に
入力される０次いでその受検結果が（５）に格納される
。
従来の主記憶アドレス変換は以上のような構成に基いて
なされているので、該当のマツプレジスタ（３）を、そ
の番号を以って直接指定しなければならず、常にそのマ
ツプレジスタ番号を知っていて指定することが必要で、
空間を切換えるための命令において物理的なマツプレジ
スタ番号の絶対値を指定することから処理に可用性が乏
しく１．また動的にマツプレジスタの内容を変更できな
いなどの問題点があった・ 〔問題点を解決するための手段〕 この発明は上記のような従来のものの問題点を解決する
ためになされたもので、従来のものに更にｌ ９ ）位
の論理空間番号格納レジスタを設けることを特徴とする
ものである。
なされているので、該当のマツプレジスタ（３）を、そ
の番号を以って直接指定しなければならず、常にそのマ
ツプレジスタ番号を知っていて指定することが必要で、
空間を切換えるための命令において物理的なマツプレジ
スタ番号の絶対値を指定することから処理に可用性が乏
しく１．また動的にマツプレジスタの内容を変更できな
いなどの問題点があった・ 〔問題点を解決するための手段〕 この発明は上記のような従来のものの問題点を解決する
ためになされたもので、従来のものに更にｌ ９ ）位
の論理空間番号格納レジスタを設けることを特徴とする
ものである。
この上位の論理空間番号格納レジスタにより、論理的な
空間番号を指定することのみでアドレス変換が可能とな
る。
空間番号を指定することのみでアドレス変換が可能とな
る。
以下、この発明の一実施例を第２図と同−又は相当部分
には同一符号を付した第１図について説明する。第１図
において（６）は論理的な空間番号と実際のマ）９プレ
ジスタ番号との対応をとるための論理空間番号格納レジ
スタである。次に上記構成の動作について説明する。
には同一符号を付した第１図について説明する。第１図
において（６）は論理的な空間番号と実際のマ）９プレ
ジスタ番号との対応をとるための論理空間番号格納レジ
スタである。次に上記構成の動作について説明する。
まず、論理空間番号格納レジスタ（６）に論理的な空間
番号に対応したマツプレジスタ番号を格納しておく。ア
ドレス変換をする際には論理的な空間番９号と論理アド
レスを指定するだけで良く、−ｈ記しジスタ（８）から
対応するマツプレジスタ番号がマツプレジスタ番号格納
レジスタ（１）に送られ、その後は従来の方法と同様に
アドレス変換機構（４）を介してアドレス変換が行われ
る。したがってアドレス変換を要求する側は論理的な空
間番号を知っていれば良く、実際のマツプレジスタがど
れになるかについては関知しなくて良くなる。一方、マ
・ンブレジスタを管理する側では、動的にマツプレジス
タの内容を変更した場合でも論理空間番号格納レジスタ
（６）の内容をそれに応じて変更しておけば良いことに
なる。
番号に対応したマツプレジスタ番号を格納しておく。ア
ドレス変換をする際には論理的な空間番９号と論理アド
レスを指定するだけで良く、−ｈ記しジスタ（８）から
対応するマツプレジスタ番号がマツプレジスタ番号格納
レジスタ（１）に送られ、その後は従来の方法と同様に
アドレス変換機構（４）を介してアドレス変換が行われ
る。したがってアドレス変換を要求する側は論理的な空
間番号を知っていれば良く、実際のマツプレジスタがど
れになるかについては関知しなくて良くなる。一方、マ
・ンブレジスタを管理する側では、動的にマツプレジス
タの内容を変更した場合でも論理空間番号格納レジスタ
（６）の内容をそれに応じて変更しておけば良いことに
なる。
以Ｈのように、この発明によればマツプレジスタの割付
けとアドレス変換要求側とを分離することができるので
、動的なマツプレジスタの制御が可能となり、電子計算
機における主記憶管理の性能を向上することができる効
果がある。また、空間の指定がリロケータブルになり、
マツプレジスタ内容が変更されても指定する側の変更は
不要となることでプログラムの生産性や保守性も向」二
できる効果がある。
けとアドレス変換要求側とを分離することができるので
、動的なマツプレジスタの制御が可能となり、電子計算
機における主記憶管理の性能を向上することができる効
果がある。また、空間の指定がリロケータブルになり、
マツプレジスタ内容が変更されても指定する側の変更は
不要となることでプログラムの生産性や保守性も向」二
できる効果がある。
第１図はこの発明の一実施例を示すアドレス変換機構、
第２図は従来のアドレス変換機構を示す図である。 （１）・・・マツプレジスタ番号格納レジスタ、（２）
・・・論理アドレス格納レジスタ、（３）・・・マツプ
レジスタ、 （４）・・・アドレス変換機構、 （５）・・・物理アドレス格納レジスタ、（６）・・・
論理空間番号格納レジスタ。 代理人 大 岩 増 雄第１図 ６；ドＩ里空藺香！任、！ＦＩＬジス７第２図
第２図は従来のアドレス変換機構を示す図である。 （１）・・・マツプレジスタ番号格納レジスタ、（２）
・・・論理アドレス格納レジスタ、（３）・・・マツプ
レジスタ、 （４）・・・アドレス変換機構、 （５）・・・物理アドレス格納レジスタ、（６）・・・
論理空間番号格納レジスタ。 代理人 大 岩 増 雄第１図 ６；ドＩ里空藺香！任、！ＦＩＬジス７第２図
Claims (1)
- マップレジスタ番号を格納するためのマップレジスタ番
号格納レジスタと、変換すべき論理アドレスを格納する
ための論理アドレス格納レジスタと、複数枚のマップレ
ジスタと論理アドレスを物理アドレスに変換するアドレ
ス変換機構と、この機構によって変換された結果を格納
する物理アドレス格納レジスタを有する電子計算機にお
けるアドレス変換機構において、論理的な空間番号と実
際のマップレジスタ番号との対応をとるための論理空間
番号格納レジスタを前記マップレジスタ番号格納レジス
タの上位に設けたことを特徴とする電子計算機における
アドレス変換機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189208A JPS6167158A (ja) | 1984-09-10 | 1984-09-10 | 電子計算機におけるアドレス変換機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59189208A JPS6167158A (ja) | 1984-09-10 | 1984-09-10 | 電子計算機におけるアドレス変換機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6167158A true JPS6167158A (ja) | 1986-04-07 |
Family
ID=16237344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59189208A Pending JPS6167158A (ja) | 1984-09-10 | 1984-09-10 | 電子計算機におけるアドレス変換機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167158A (ja) |
-
1984
- 1984-09-10 JP JP59189208A patent/JPS6167158A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5077654A (en) | Virtual machine system which translates virtual address from a selected virtual machine into real address of main storage | |
| JPS62100851A (ja) | 仮想記憶装置における領域管理方法 | |
| JPS6167158A (ja) | 電子計算機におけるアドレス変換機構 | |
| JPH0368042A (ja) | ファイルアクセス方式 | |
| JPS63244152A (ja) | 拡張記憶装置アクセス制御装置 | |
| JPS61228539A (ja) | アドレス変換回路 | |
| JPS62216042A (ja) | デ−タ領域のメモリ割付方式 | |
| JPS6143743B2 (ja) | ||
| JPS63216146A (ja) | 主記憶装置の管理方式 | |
| JPS6019267A (ja) | デ−タ処理システム | |
| JPS63118852A (ja) | 仮想記憶装置の制御方式 | |
| JPH02115958A (ja) | データ転送制御方式 | |
| JPS6327740B2 (ja) | ||
| JPH0216651A (ja) | ディスクキャッシュ制御方式 | |
| JPS60168255A (ja) | チヤネル処理装置 | |
| JPS62274348A (ja) | メモリ管理方式 | |
| JPS63228249A (ja) | プログラムロ−ド方式 | |
| JPS6345669A (ja) | マルチプロセツサシステム | |
| JPS6047057U (ja) | 周辺制御装置 | |
| JPS621048A (ja) | 仮想記憶システム | |
| JPH03255554A (ja) | 一時ファイル入出力制御方式 | |
| JPS63137341A (ja) | メモリデ−タ転送装置 | |
| JPH03132842A (ja) | 高速オンデマンドページング方式 | |
| JPS623355A (ja) | メモリ管理方式 | |
| JPS63239530A (ja) | メモリアクセス制御方式 |