JPS6167140A - プログラム格納用メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はプログラム格納用メモリに関するものである。

従来例の構成とその問題点 従来、ＣＰＵとプログラムを格納したメモリとは、第１
図に示されるような形で構成されていた。

第１図において、１はＣＰＵ、２はプログラムを格納し
たメモリ、３はアドレスラッチである。

またＣＰＵがメモリ２からプログラムを読出す場合のタ
イミングを示したのが第２図で、以下第１図と第２図に
基づいて従来例の動作について述べる。まずＣＰＵ１が
バスＢ１にアドレスを出力し、アドレスラッチ信号Ｓ１
によってアドレスラッチ３に取り込ませる。これが第２
図のＴ１で示されたサイクルである。こうしてラッチさ
れたアドレス情報は、アドレスラッチ３からアドレスバ
スＢ２に出力される。次にＣＰＵ１は、メモリ読出し信
号Ｓ２を出力する。メモリ２は、この信号Ｓ２を受けて
、アドレスバスＢ２上のアドレスに対応するデータ（こ
の場合のデータは、データとして格納されているプログ
ラムである）をバスＢ１に出力し、ＣＰＵ１がこれを取
り込む。これが第２図においてＴ２で示されたサイクル
である。

アドレスとデータをひとつのバス（ここではバスＢ１）
に出力するようなＣＰＵの場合、プログラム読出しには
必ず２つのサイクル（ここではサイクルＴ１とサイクル
Ｔ２）を要した。一方アドレスとデータを同時に別々の
バスに出力する方式のＣＰＵも存在するし、この場合は
、プログラムの読出しにかかるサイクルは１サイクルで
済み、所要時間は半分程度になる。しかしＣＰＵからア
ドレス用とデータ用のバスを出すと信号線の数が大巾に
増え、特に最近はアドレス空間もデータ巾も大きくなり
、ＣＰＵをＬＳＩで構成する場合ビン数を大巾に増やす
ことが難しい。たとえピン数を増やしたとしてもパッケ
ージの大型化でコストが上り、実装時にプリント基板上
で大きな面積を占める等の問題があるし、またＬＳＩの
チップ上でも増加した入出力回路が大きな面積を占め、
消費電力が増えることによシ発熱量が大きくなる等の問
題があった。

発明の目的 本発明は、アドレスとデータ用のバスは共有のままで、
ＣＰＵからのプログラムの読み出し時間を従来の半分近
くに短縮することを目的とする。

発明の構成 上記目的を達成するために、第１の発明は現時点におい
てアクセスすべきプログラムのワード位置を示す情報を
蓄え、プログラム読出し用信号が入力されたあと、次の
ワード位置を示す情報に書き換え、プログラムアドレス
を取シ込ませるだめの信号が入力されると、アドレスバ
ス上のアドレス情報を取り込み、アクセスすべきプログ
ラムのワード位置を示す情報を更新するアクセスワード
位置指定回路と、前記アクセスワード位置指定回路に保
持された情報に基き、前記プログラム読出し用信号に同
期してデータを出力するメモリ部とから構成される。

また第２の発明はアクセスすべきワードであることを示
すアクセス指定フラグと、前記アクセス指定フラグがオ
ンの時にプログラム読出し信号が入力されるとデータを
出力するメモリセルとから構成された基本メモリ単位複
数個と、前記プログラム読出し信号が入力される毎に、
互いにカスケード接続した前記アクセス指定フラグの内
容をシフトさせ、またプログラムアクセス用のアドレス
を取り込ませるラッチ信号が入力されると、アドレスバ
ス上に出力されているアドレス情報に基いて対応するア
ドレスにあたる前記基本メモリ単位中の前記アクセス指
定フラグのみをオンにし、他の前記アクセス指定フラグ
をオフにする制御回路とから構成される。

実施例の説明 以下本発明の実施例を図面に基づいて説明する第３図は
、ＣＰＵからプログラムを読み出す場合のタイミングを
表わす図である。また第４図は実施例の基本構成図であ
り、１０はＣＰＵ、４はアクセスワード指定回路、５は
メモリ部で、指定回路４とメモリ部５を含む点線で囲ん
だ部分がプログラム格納用メモリになる。

通常プログラムは並べられた順に実行され、分岐命令の
後や割込が入った時等にのみ、連続しないアドレスにあ
るプログラムへ移っていく。これを利用し、ＣＰＵ１ｏ
は、プログラムを順に実行している時、即ちフェッチす
るプログラムのアドレスが連続している場合には、アド
レスをバスに出力しない。よって第３図のサイクルＴ１
がなくなる。通常ＣＰＵ１ｏは、プログラム読出し信号
Ｓ３を出力するだけである。読み出すべきアドレス情報
は、アクセスワード指定回路が保持しており、プログラ
ム読出し信号Ｓ３がメモリ部５に入力されると、そのア
ドレス情報に従ってデータをバスＢ１に出力する。アド
レス情報はアクセスワード指定回路４から制御線Ｓ５を
通じてメモリ部５へ伝えられる。そしてプログラム読出
し信号Ｓ３はアクセスワード指定回路４にも入力されて
おり、プログラムの読出しサイクルＴ２が終了すると、
今まで保持していたアドレスを＋１し、次のアドレスを
示すように書き換えておく。こうしてプログラムをアド
レスの順に実行していく時には、ＣＰＵ１０はアドレス
を出力する必要がなく、アクセスするプログラムのアド
レスはメモリ側だけで管理している。

ただ、プログラムが分岐したり、割込み・初期化等で不
連続なアドレスのプログラムを読み出す必要が生じた時
のみ、ＣＰＵ１０はアドレス情報をバスＢ１へ出力し、
プログラムアドレスラッチ用の信号Ｓ４を出力する。ア
クセスワード指定回路４は、信号Ｓ４が入力されるとバ
スＢ１上のアドレス情報を取り込み、内部で保持してい
たアドレスを書き換える。これが第３図のサイクルＴ３
で、このサイクルの後、プログラムの読出しは通常と同
じサイクルＴ２で行なわれる。ＣＰＵ１Ｑは従来のＣＰ
Ｕ１とは異なり、連続したアドレスからプログラムを読
出す時にはアドレスの出力サイクルを省略する。

こうして連続したアドレスの読出しを行っている時はサ
イクルＴ２のみで実行され、不連続なアドレスのプログ
ラム読出しを行う時になるとサイクルＴ３が挿入される
。これによって、プログラム読出しにかかる時間はかな
り短縮されることになる。

第４図におけるアクセスワード指定回路は、例えばカウ
ンタを含んだ回路で実現でき、言い換えれば本来ＣＰＵ
に入っているプログラムカウンタをメモリ側に移し、メ
モリ側でアドレスを管理できるように構成したものと言
える。この場合カウンタで保持されたアドレスは、アド
レスデコーダを通って読み出すべきメモリワードを示す
ことになる。従って、ひとつの読出しサイクル中に、カ
ウンタをインクリメントする時間、アドレスデコーダで
デコードされる時間が含まれ、高速に連続したプログラ
ムを読み出す場合、ある程度以上速いサイクルにはでき
ない。そこで、より速くアクセスできるようにしたプロ
グラム格納用メモリを次に示す。

第５図は、この基本構成を示す図で１０はＣＰＵ６１は
ワード単位のメモリセル、７．はアクセスすべきワード
か否かを示すフラグで７リツプフロノプで構成される。

このメモリセル６、とフラグ７□で構成される基本メモ
リ単位が８．で、基本メモリ単位はワード分だけ複数個
存在し、添字ｌはｉ番目であることを示す（ｉは自然数
）。図には（ｉ＋１）番目の基本メモリ単位も示してい
る。

そして９はこれら基本メモリ単位を制御する制御回路で
、この複数個の基本メモリ単位と制御回路９とでプログ
ラム格納用メモリを構成している。

フラグ７□は、次に読出すべきプログラムのワードであ
る時１に設定され、そうでない時Ｑに設定されている。

いま読み出すべきワードがメモリセル６ｉであると仮定
すると、フラグ７、は１に設定されている。ＣＰＵ１ｏ
がプログラム読出し信号Ｓ３を出力すると、メモリセル
６・はフラグ７１が１であることを信号Ｓ６ｉによって
知り、データをバスＢ１に出力する。これが第３図のサ
イクルＴ２になる。このサイクルの終わりで制御回路９
は、シフト信号Ｓ７を出力し、これを受けてフラグ７ｉ
は、カスケードに接続された前段の基本メモリ単位８□
−１のフラグ７□−１の内容を信号Ｓ９．、を通じて取
り込み、それまで保持していた内容を信号Ｓ９ｉを通じ
て、カスケードに接続された後段の基本メモリ単位８ｉ
＋１の７ラグ７□＋１に伝える。こうして、アクセスす
べきワードであることを示すフラグの内容が７１から７
を十、ヘシフトされる。もちろんフラグ７ｎ（ｎ＝１゜
２、・・・・・・）はひとつだけ１で、他は全て０でな
くてはならない。

この構成の場合も、初期化される時、プログラムが分岐
される時等のように不連続なアドレスにあるプログラム
を読み出す時は、フラグを設定しなおさなければならな
い。この場合第４図の時と同様に、ＣＰＵ１０はアドレ
スをパスＢ１に出力して信号Ｓ４を出す。信号Ｓ４によ
って制御回路９ば、アドレスをバスＢ１から取り込み、
アドレスに対応する基本メモリ単位８１のフラグア、の
み１にし、他のフラグ７ｆｎ（ｍキｉ）は全て○にする
ように信号Ｓ８．（ｎ＝＝１．２．・・・・・・）を出
力し、フラグ７ｎを設定する。これが第３図のサイクル
Ｔ３に当たる。一度プログラムの読出しが終った後、連
続した次のアドレスを読み出せるようにするのにシフト
動作だけをさせればよいため非常に速く次のアクセスに
対応できる。このため運、読したアドレスのプログラム
を読み出す場合には、サイクルＴ２の繰り返しだけでよ
いことと相まって、高速プログラム読出しが可能になる
。

発明の効果 以上本発明によれば、連続したアドレスのプログラムを
読出す場合、アドレスを出すサイクルを省略できるため
、プログラム読出しを著しく速く行うことができる。さ
らに第２の発明によれば読出しサイクル自体を高速化で
き、より速いプログラム読出しができる。

【図面の簡単な説明】

第１図は、従来のプログラム格納用のメモリのブロック
図、第２図はそのタイミング図、第３図は本発明の一実
施例によるプログラム格納用メモリのタイミング図、第
４図は上記実施例のブロック図、第５図は他の実施例の
ブロック図である。 ４・・・・・・アクセスワード指定回路、６・・・・・
・メモリ部、６ｉ・・・・・・メモリセル、７ｉ・・・
・・・フラグ、８ｉ・・・・・・メモリ基本単位、９・
・・・・・制御回路、１０・・・・・・ＣＰＵ０ 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 を 第２図 第３図

Claims (2)

【特許請求の範囲】
1. （１）現時点においてアクセスすべきプログラムのワー
   ド位置を示す情報を蓄え、プログラム読出し用信号が入
   力されたあと、次のワード位置を示す情報に書き換え、
   プログラムアドレスを取り込ませるための信号が入力さ
   れると、アドレスバス上のアドレス情報を取り込み、ア
   クセスすべきプログラムのワード位置を示す情報を更新
   するアクセスワード位置指定回路と、前記アクセスワー
   ド位置指定回路に保持された情報に基き、前記プログラ
   ム読出し用信号に同期してデータを出力するメモリ部と
   から成ることを特徴とするプログラム格納用メモリ。
2. （２）アクセスすべきワードであることを示すアクセス
   指定フラグと、前記アクセス指定フラグがオンの時にプ
   ログラム読出し信号が入力されるとデータを出力するメ
   モリセルとから構成された複数個の基本メモリ単位と、
   前記プログラム読出し信号が入力される毎に、互いにカ
   スケード接続した前記アクセス指定フラグの内容をシフ
   トさせ、またプログラムアクセス用のアドレスを取り込
   ませるラッチ信号が入力されると、アドレスバス上に出
   力されているアドレス情報に基いて対応するアドレスに
   あたる前記基本メモリ単位中の前記アクセス指定フラグ
   のみをオンにし、他の前記アクセス指定フラグをオンに
   する制御回路とから成ることを特徴とする特許請求の範
   囲第１項記載のプログラム格納用メモリ。