JPS6162224A - デイジタルフイルタ - Google Patents
デイジタルフイルタInfo
- Publication number
- JPS6162224A JPS6162224A JP18376584A JP18376584A JPS6162224A JP S6162224 A JPS6162224 A JP S6162224A JP 18376584 A JP18376584 A JP 18376584A JP 18376584 A JP18376584 A JP 18376584A JP S6162224 A JPS6162224 A JP S6162224A
- Authority
- JP
- Japan
- Prior art keywords
- adder
- multiplier
- signal
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は通信機器等に使用するディジタルフィルタの構
成に関するものである。
成に関するものである。
（従来の技術）
帯域圧縮技術、デバイス加工技術の発展を背景にして、
従来のアナログ通信に比して多くの利点を持つディジタ
ル通信が注目されてきておシ、今後はディジタル通信が
アナログ通信に取って代って、広く適用されて行く方向
にある。
従来のアナログ通信に比して多くの利点を持つディジタ
ル通信が注目されてきておシ、今後はディジタル通信が
アナログ通信に取って代って、広く適用されて行く方向
にある。
ディジタル通信に必要とする基本的な事は、ディジタル
信号処理（ＤＳＰ ）技術である。ＤＳＰ技術はアナロ
グ技術の中の広義の意味でのフィルタ技術に相当すると
も考えられる。したがってＤＳＰ技術の中でもフィルタ
リング技術は基本的必要技術である。
信号処理（ＤＳＰ ）技術である。ＤＳＰ技術はアナロ
グ技術の中の広義の意味でのフィルタ技術に相当すると
も考えられる。したがってＤＳＰ技術の中でもフィルタ
リング技術は基本的必要技術である。
従来、ディジタルフィルタは多くの書物（例えば「ディ
ジタル信号処理の応用」電子通信学会発行、Ｐ４１〜Ｐ
５１）に説明されているように、第３図に示す構成で実
現される場合が多い。第３図において２１．２２は加算
器、２３．２４は遅延素子、２５〜２８は乗算器、Ｘｎ
は入力信号、ｙｎは出力信号であシ、最小レジスタ数、
最小遅延素子数で構成でき、一般的にはグイナミックレ
ンノが広いという特長を持っている。
ジタル信号処理の応用」電子通信学会発行、Ｐ４１〜Ｐ
５１）に説明されているように、第３図に示す構成で実
現される場合が多い。第３図において２１．２２は加算
器、２３．２４は遅延素子、２５〜２８は乗算器、Ｘｎ
は入力信号、ｙｎは出力信号であシ、最小レジスタ数、
最小遅延素子数で構成でき、一般的にはグイナミックレ
ンノが広いという特長を持っている。
しかしながら、この第３図に示すディジタルフィルタの
構成にてＱの高い伝送関数、又はサンプリング周波数に
比してカットオフ周波数の低いフィルタを実現するには
、内部レジスタの信号レベルが入出力信号の２００倍程
度になることもあシ、著るしくダイナミックレンジが劣
化する難点がある。
構成にてＱの高い伝送関数、又はサンプリング周波数に
比してカットオフ周波数の低いフィルタを実現するには
、内部レジスタの信号レベルが入出力信号の２００倍程
度になることもあシ、著るしくダイナミックレンジが劣
化する難点がある。
又、内部レジスタの信号レベルがそれ程高くならない構
成として、第４図に示すディジタルフィルタが前記書物
等に示されている。第４図において３１〜３３は加算器
、３４〜３５は遅延素子、３６〜３９は乗算器、Ｘｎは
入力信号、ｙｎは出力信号であるが、この構成において
はＳ／Ｎが劣化し、実質的にはダイナミックレンジが劣
化するという難点がある。
成として、第４図に示すディジタルフィルタが前記書物
等に示されている。第４図において３１〜３３は加算器
、３４〜３５は遅延素子、３６〜３９は乗算器、Ｘｎは
入力信号、ｙｎは出力信号であるが、この構成において
はＳ／Ｎが劣化し、実質的にはダイナミックレンジが劣
化するという難点がある。
更ニ、上記以外のものとして、ダイナミックレンジ、係
数感度の観点よ）アナログのりアクタンスフィルタラ模
凝したｒイジタルフィルタの構成法についての研究発表
があるが、実現する伝送関数に制限があった）、実現さ
れたディジタルフィルタが著るしく多くのレジスタを必
要とする等々、実用上の観点から多くの問題点を含んで
いる。
数感度の観点よ）アナログのりアクタンスフィルタラ模
凝したｒイジタルフィルタの構成法についての研究発表
があるが、実現する伝送関数に制限があった）、実現さ
れたディジタルフィルタが著るしく多くのレジスタを必
要とする等々、実用上の観点から多くの問題点を含んで
いる。
（発明が解決しようとする問題点）
本発明は前記従来技術が有していた問題点を解決し、レ
ジスタの数、遅延素子数等を大幅に増加することなく、
ダイナミックレンジの大幅な改良と係数感度の小さいデ
ィジタルフィルタを提供するものであシ、従来提案が出
ていない有限周波数に減衰極を持つ反伝達伝送関数のダ
イナミックレンジの改良構成を提案するものである。
ジスタの数、遅延素子数等を大幅に増加することなく、
ダイナミックレンジの大幅な改良と係数感度の小さいデ
ィジタルフィルタを提供するものであシ、従来提案が出
ていない有限周波数に減衰極を持つ反伝達伝送関数のダ
イナミックレンジの改良構成を提案するものである。
（問題点を解決する為の手段）
本発明は、入力端子と第１の遅延素子と利得１／ｌｏの
第１の乗算器と第１の加算器と第２の加算器と出力端子
とを縦続に接続し、かつ前記入力端子と利得ｚｌＳｌの
第２の乗算器と第３の加算器と第２の遅延素子と利得１
．の第３の乗算器と ンイ１ ／ Ｓ １倍のスケ
ーラと前記第２の加算器の他方の加算入力部とを縦続に
接続し、更に前記第３の乗算器の出力を前記第３の加算
器の他方の加算入力部と接続するとともに、前記入力端
子を前記第１の加算器の他方の加算入力部と接続して成
ることを特徴とするディジタルフィルタである。
第１の乗算器と第１の加算器と第２の加算器と出力端子
とを縦続に接続し、かつ前記入力端子と利得ｚｌＳｌの
第２の乗算器と第３の加算器と第２の遅延素子と利得１
．の第３の乗算器と ンイ１ ／ Ｓ １倍のスケ
ーラと前記第２の加算器の他方の加算入力部とを縦続に
接続し、更に前記第３の乗算器の出力を前記第３の加算
器の他方の加算入力部と接続するとともに、前記入力端
子を前記第１の加算器の他方の加算入力部と接続して成
ることを特徴とするディジタルフィルタである。
（作用ならびに実施例）
、第１図は本発明の実施例を示す回路図であって、１は
入力端子（Ｘｎは入力信号）、２は出力端子（ｙｎは出
力信号）、３，４．５は加算器、６，７゜８は乗算器、
９はスケーラ、１０．１１は遅延素子である。同図にお
いて、入力端子１と出力端子２０間は乗算器６、加算器
５、遅延素子１ノ、乗算器７、スケーラ９、加算器３で
構成されるループと、遅延素子１０、乗算器８、加算器
４で構成される他のループにて構成されている。
入力端子（Ｘｎは入力信号）、２は出力端子（ｙｎは出
力信号）、３，４．５は加算器、６，７゜８は乗算器、
９はスケーラ、１０．１１は遅延素子である。同図にお
いて、入力端子１と出力端子２０間は乗算器６、加算器
５、遅延素子１ノ、乗算器７、スケーラ９、加算器３で
構成されるループと、遅延素子１０、乗算器８、加算器
４で構成される他のループにて構成されている。
入力端子１からの入力信号ｘ１１は遅延素子１ｏを介し
て乗算器８に入力された後、加算器４にて前記入力信号
と加算される。一方入力信号Ｘｎは乗算器６にて乗算さ
れ加算器５へ入力される。加算器５の出力は遅延素子１
１を介して乗算器７に入力され、該出力を前記加算器５
への一方の加算入力となすとともに、スケーラ９にてス
ケーリングされ、加算器３に入力される。加算器３では
前記加算器４の出力と加算を行い、出力信号ｙｎとして
出力する。ここで、乗算器６の利得はスフ−リング定数
８１とｔｌとの積にて定められ、信号はスケーラ９にて
ｌ ／ Ｓ １倍されて加算器３に帰還されている。そ
の為、この区間においてはスケーリングされて演算操作
がなされている為、ダイナミックレンジの改養がなされ
ている。
て乗算器８に入力された後、加算器４にて前記入力信号
と加算される。一方入力信号Ｘｎは乗算器６にて乗算さ
れ加算器５へ入力される。加算器５の出力は遅延素子１
１を介して乗算器７に入力され、該出力を前記加算器５
への一方の加算入力となすとともに、スケーラ９にてス
ケーリングされ、加算器３に入力される。加算器３では
前記加算器４の出力と加算を行い、出力信号ｙｎとして
出力する。ここで、乗算器６の利得はスフ−リング定数
８１とｔｌとの積にて定められ、信号はスケーラ９にて
ｌ ／ Ｓ １倍されて加算器３に帰還されている。そ
の為、この区間においてはスケーリングされて演算操作
がなされている為、ダイナミックレンジの改養がなされ
ている。
今、第１図において、乗算器６の利得をｔｌｓｌとし、
乗算器７の利得をＺＯｓ乗算器８の利得を１／ｌｏとす
ると、入力信号ｘｎと出力信号ｙｎの間には次式に示す
関係がある。
乗算器７の利得をＺＯｓ乗算器８の利得を１／ｌｏとす
ると、入力信号ｘｎと出力信号ｙｎの間には次式に示す
関係がある。
この（１）式で示される反伝達伝送関数は有限の周波数
に２次の減衰極を持ち、零点は２千面の実軸上に存在す
る関数である。
に２次の減衰極を持ち、零点は２千面の実軸上に存在す
る関数である。
通常）ディジタルフィルタを実現する場合、サンプリン
グ周波数に比して減衰極周波数が低い時は（１）式に示
す（１１ｔｏ ＋ １．０／ｌｏ ＋ ｔｏ ）の項が
極めて２に近くなシ、従来の第１図の回路で実現すると
、内部レジスタの内容が大幅に大きくなる。しかし、第
１図に示す回路でスケーリング値Ｓｌ を通常８−〜１
６程度に選定することによって、第３図の回路で実現し
た場合に比して内部レジスタの値が約１００分の１に縮
小され不ことになる。従って、ダイナミックレンジの改
善はノクワー換算で４０ｄＢ程度の大幅なものとなる＠ 本実施例における他のデータを次に示す。サンｆ ＋）
フグレート１６ｋＨｚ、減衰極周波数７０Ｈｚとし、 に示す伝送関数を実現した場合、第３図の従来の回路で
は内部レジスタの絶対値に１０ Ｈｚで入力信号の２４
．９倍となったのに対し、第１図に示した本発明の回路
の内部レジスタの絶対値は７．９ ｋＨｚで入力信号の
２．１倍で最大値を示した。又第３図に示した従来の基
本フィルタと第１図に示した本発明の回路の１８ビツト
長演算によるＳ／Ｎ特性の比較を第２図に示す。同図に
おいて、曲線Ａは本発明の回路の場合を、曲線Ｂは従来
の回路の場合を示す。この図よシ、本発明による回路の
Ｓ／Ｎ特性が優れていることが明らかである。
グ周波数に比して減衰極周波数が低い時は（１）式に示
す（１１ｔｏ ＋ １．０／ｌｏ ＋ ｔｏ ）の項が
極めて２に近くなシ、従来の第１図の回路で実現すると
、内部レジスタの内容が大幅に大きくなる。しかし、第
１図に示す回路でスケーリング値Ｓｌ を通常８−〜１
６程度に選定することによって、第３図の回路で実現し
た場合に比して内部レジスタの値が約１００分の１に縮
小され不ことになる。従って、ダイナミックレンジの改
善はノクワー換算で４０ｄＢ程度の大幅なものとなる＠ 本実施例における他のデータを次に示す。サンｆ ＋）
フグレート１６ｋＨｚ、減衰極周波数７０Ｈｚとし、 に示す伝送関数を実現した場合、第３図の従来の回路で
は内部レジスタの絶対値に１０ Ｈｚで入力信号の２４
．９倍となったのに対し、第１図に示した本発明の回路
の内部レジスタの絶対値は７．９ ｋＨｚで入力信号の
２．１倍で最大値を示した。又第３図に示した従来の基
本フィルタと第１図に示した本発明の回路の１８ビツト
長演算によるＳ／Ｎ特性の比較を第２図に示す。同図に
おいて、曲線Ａは本発明の回路の場合を、曲線Ｂは従来
の回路の場合を示す。この図よシ、本発明による回路の
Ｓ／Ｎ特性が優れていることが明らかである。
（発明の効果）
本発明は以上説明したように、巡回形ディジタルフィル
タを実現する際に、内部レジスタの個数を大幅に増加さ
せることなく、信号・雑音比、レベル特性等に影響する
ダイナミックレンジを従来使用されている構成法に比し
て４０ｄＢ程度の改善が可能である。したがって、使用
するビット長を大幅に削減することができる為、実現さ
れるノ・−ドウエアが簡素化されるとともに、高速処理
が可能となる。
タを実現する際に、内部レジスタの個数を大幅に増加さ
せることなく、信号・雑音比、レベル特性等に影響する
ダイナミックレンジを従来使用されている構成法に比し
て４０ｄＢ程度の改善が可能である。したがって、使用
するビット長を大幅に削減することができる為、実現さ
れるノ・−ドウエアが簡素化されるとともに、高速処理
が可能となる。
２″発明は・有限周波数に減衰極を持″・′ 。
タルフィルタに広く適用可能である為、ディツタ ｐ
Ｊｉル信号処理を必要とする通信機器・電子機器に広く
適用することができる。
Ｊｉル信号処理を必要とする通信機器・電子機器に広く
適用することができる。
第１図は本発明の実施例を示す回路図、第２図は本発明
のディジタルフィルタと従来のディジタルフィルタのＳ
／Ｎ特性を比較する説明図、第３図は従来のディジタル
フィルタの第１の実施例を示す回路図、第４図は従来の
ディジタルフィルタの第２の実施例を示す回路図である
。 １・・・入力端子、２・・・出力端子、３，４．５・・
・加算器、６，７．８・・・乗算器、９・・・スケーラ
、１０゜１ノ・・・遅延素子。
のディジタルフィルタと従来のディジタルフィルタのＳ
／Ｎ特性を比較する説明図、第３図は従来のディジタル
フィルタの第１の実施例を示す回路図、第４図は従来の
ディジタルフィルタの第２の実施例を示す回路図である
。 １・・・入力端子、２・・・出力端子、３，４．５・・
・加算器、６，７．８・・・乗算器、９・・・スケーラ
、１０゜１ノ・・・遅延素子。
Claims (1)
- 入力端子と第１の遅延素子と利得１／ｌ＿０の第１の乗
算器と第１の加算器と第２の加算器と出力端子とを縦続
に接続し、かつ前記入力端子と利得ｌ＿１Ｓ＿１の第２
の乗算器と第３の加算器と第２の遅延素子と利得ｌ＿０
の第３の乗算器と１／Ｓ＿１倍のスケーラと前記第２の
加算器の他方の加算入力部とを縦続に接続し、更に前記
第３の乗算器の出力を前記第３の加算器の他方の加算入
力部と接続するとともに、前記入力端子を前記第１の加
算器の他方の加算入力部と接続して成ることを特徴とす
るディジタルフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18376584A JPH0693601B2 (ja) | 1984-09-04 | 1984-09-04 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18376584A JPH0693601B2 (ja) | 1984-09-04 | 1984-09-04 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6162224A true JPS6162224A (ja) | 1986-03-31 |
| JPH0693601B2 JPH0693601B2 (ja) | 1994-11-16 |
Family
ID=16141574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18376584A Expired - Lifetime JPH0693601B2 (ja) | 1984-09-04 | 1984-09-04 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693601B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6348006A (ja) * | 1986-08-18 | 1988-02-29 | Oki Electric Ind Co Ltd | デイジタルフイルタ |
-
1984
- 1984-09-04 JP JP18376584A patent/JPH0693601B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6348006A (ja) * | 1986-08-18 | 1988-02-29 | Oki Electric Ind Co Ltd | デイジタルフイルタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0693601B2 (ja) | 1994-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Neuvo et al. | Interpolated finite impulse response filters | |
| JPH11261376A (ja) | 少ない乗算器によるディジタルｉｉｒフィルタ | |
| JPH05308250A (ja) | サンプル・データ補間装置 | |
| US4729112A (en) | Digital sub-band filters | |
| JPS63318811A (ja) | ディジタルフィルタ装置 | |
| US3980872A (en) | Digital filter for electrical signals | |
| JPS6162224A (ja) | デイジタルフイルタ | |
| CA1116703A (en) | Digital filters with control of limit cycles | |
| JPS58215698A (ja) | 音声合成装置 | |
| JP3114464B2 (ja) | 信号分析及び合成フィルタバンク | |
| JPS62297934A (ja) | デイジタル信号処理装置 | |
| SU1550514A1 (ru) | Волновой цифровой интегратор | |
| Nakamura et al. | An approach to the realization of a programmable fir digital filter | |
| JP2883494B2 (ja) | デジタルフィルター | |
| JPS6337974B2 (ja) | ||
| JPH0716145B2 (ja) | ディジタルトランスバーサルフィルタ | |
| JPS6348006A (ja) | デイジタルフイルタ | |
| JPH0832408A (ja) | ディレイラインフィルタ | |
| JPS60203013A (ja) | 直線位相フイルタ | |
| JPH02272818A (ja) | ディジタル演算回路 | |
| JPH06105861B2 (ja) | 非線形信号処理装置 | |
| JPS6221316A (ja) | フイルタ回路 | |
| JPS62287716A (ja) | アナログ・デジタル変換器 | |
| JPS6352197A (ja) | 残響付加装置 | |
| JPS6123200A (ja) | パラメ−タ補間値算出方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |