JPS6221316A - フイルタ回路 - Google Patents
フイルタ回路Info
- Publication number
- JPS6221316A JPS6221316A JP16067685A JP16067685A JPS6221316A JP S6221316 A JPS6221316 A JP S6221316A JP 16067685 A JP16067685 A JP 16067685A JP 16067685 A JP16067685 A JP 16067685A JP S6221316 A JPS6221316 A JP S6221316A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- input
- terminal
- filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフィルタ回路に関し、特にＩＣ化に適するフィ
ルタ回路に関する。
ルタ回路に関する。
フィルタ回路は、入力信号中の特定スペクトルを選択出
力したり、入カスベクトルを変形することにより入力信
号を波形整形したりするのに用いられる。
力したり、入カスベクトルを変形することにより入力信
号を波形整形したりするのに用いられる。
Ｌ−Ｃ−Ｒから構成される従来のアナログフィルタは、
Ｌ−Ｃ−Ｈの値の実現範囲や精度の限界のために、スペ
クトル応答性能に限度があり高度な性能要求を満たすこ
とができない。
Ｌ−Ｃ−Ｈの値の実現範囲や精度の限界のために、スペ
クトル応答性能に限度があり高度な性能要求を満たすこ
とができない。
論理回路から構成されるディジタルフィルタは、論理回
路数を増加していけばきわめて高度な性能要求をも満た
すことができ、またＩＣ化に適している。
路数を増加していけばきわめて高度な性能要求をも満た
すことができ、またＩＣ化に適している。
ディジタルフィルタについて図面を参照して説明する。
第２図は、テレビジョン受像機に使用され、映像信号に
含まれる垂直同期信号を分離する垂直同期信号分離回路
にディジタルフィルタの利用を試みたものの一例を示す
ブロック図である。
含まれる垂直同期信号を分離する垂直同期信号分離回路
にディジタルフィルタの利用を試みたものの一例を示す
ブロック図である。
第２図に示す垂直同期信号分離回路は、映像信号Ｓマ・
基準電圧ｖｒｌを入力し信号鳥 を出力する比較器１と
、信号Ｅ０を入力し信号Ｅｐを出力するディジタルフィ
ルタ２と、信号Ｅｐを入力し信号Ｅａを出力するＤ−Ａ
コンバータ３と、信号Ｅ、・ 基準電圧ｖｒ、を入力し
垂直同期信号Ｓｓを出力する比較器４とを具備して構成
されている。
基準電圧ｖｒｌを入力し信号鳥 を出力する比較器１と
、信号Ｅ０を入力し信号Ｅｐを出力するディジタルフィ
ルタ２と、信号Ｅｐを入力し信号Ｅａを出力するＤ−Ａ
コンバータ３と、信号Ｅ、・ 基準電圧ｖｒ、を入力し
垂直同期信号Ｓｓを出力する比較器４とを具備して構成
されている。
比較器１は、映像信号Ｓｖから復号同期信号を分離する
同期分離回路であゆ、基準電圧ｖｒ１をしき位値として
ノ・イまたはローの信号ＥＯとして出力する１ビツトの
Ａ−Ｄコンバータと考えられる。
同期分離回路であゆ、基準電圧ｖｒ１をしき位値として
ノ・イまたはローの信号ＥＯとして出力する１ビツトの
Ａ−Ｄコンバータと考えられる。
この出力信号中の水平同期信号成分を除くため低域Ｆ波
器を用いるが、こｎをディジタルフィルタ２とＤ−Ａコ
ンバータ３とで構成した。すなわちディジタルフィルタ
２は、信号Ｅｏを所定のクロック（図示せず）で低域戸
波器として論理演算するように構成されてお敷複数ビッ
トの信号Ｅ。
器を用いるが、こｎをディジタルフィルタ２とＤ−Ａコ
ンバータ３とで構成した。すなわちディジタルフィルタ
２は、信号Ｅｏを所定のクロック（図示せず）で低域戸
波器として論理演算するように構成されてお敷複数ビッ
トの信号Ｅ。
を出力する。Ｄ−Ａコンバータ３は、信号ＥｐをＤ／Ａ
変換しのこぎし波である信号Ｅａとして出力する。比較
器４は、信号Ｅ、を基準電圧Ｖｒ、を比較し、比較結果
を２値信号である垂直同期信号Ｓｓとして出力する。
変換しのこぎし波である信号Ｅａとして出力する。比較
器４は、信号Ｅ、を基準電圧Ｖｒ、を比較し、比較結果
を２値信号である垂直同期信号Ｓｓとして出力する。
第３図は、第２図におけるディジタルフィルタ２の詳細
を示すブロック図である。
を示すブロック図である。
ディジタルフィルタ２はトランスバーサル形の構成であ
り、信号Ｅｋ−＋（ｋ＝１〜ｍ、ｍは正の整数）をクロ
ック信号（図示せず）の周期だけ遅延し信号Ｅｋとして
出力するラッチＴ、〜Ｔｍと、信号Ｅｉ （ｉ＝Ｑ〜ｍ
）および複数ビットのフィルタ係数Ｃｉを乗算する乗算
器ＭＯ−Ｍｍと、乗算器Ｍ０・Ｍ、の出力を加算する全
加算器Ａ、と、加算器Ａｔ−１（ｔ ＝ ２〜ｍ ）出
力および乗算器Ｍｔ出力を加算する全加算器Ａ２〜Ａｍ
とを備えて構成されている。全加算器Ａｍ出力が信号Ｅ
ｐとなる。
り、信号Ｅｋ−＋（ｋ＝１〜ｍ、ｍは正の整数）をクロ
ック信号（図示せず）の周期だけ遅延し信号Ｅｋとして
出力するラッチＴ、〜Ｔｍと、信号Ｅｉ （ｉ＝Ｑ〜ｍ
）および複数ビットのフィルタ係数Ｃｉを乗算する乗算
器ＭＯ−Ｍｍと、乗算器Ｍ０・Ｍ、の出力を加算する全
加算器Ａ、と、加算器Ａｔ−１（ｔ ＝ ２〜ｍ ）出
力および乗算器Ｍｔ出力を加算する全加算器Ａ２〜Ａｍ
とを備えて構成されている。全加算器Ａｍ出力が信号Ｅ
ｐとなる。
第３図に図示する構成から、ディジタルフィルタ３は次
式で表わされる信号Ｅｐを出力する。
式で表わされる信号Ｅｐを出力する。
Ｅｐ＝： １Ｘｏ（Ｃｉ−Ｅｉ） ・・・・
・・（１）遅延段数ｍおよびフィルタ係数Ｃ０〜ｃｍは
要求スペクトル応答からディジタルフィルタ設計手法に
より決定される。フィルタ係数Ｃｉのビット数は係数ビ
ット落ちを防ぐため４〜８ピツトにとることが多い。こ
ｎをたとえば８ビツトとすると、乗算器Ｍｉは並列入力
・並列出力の１×８ビット乗算器となるから８個のＡＮ
Ｄゲートで構成することができる。ディジタルフィルタ
２全体では、このような乗算器を（ｍ＋１）個、全加算
器をｍ個必要とし、素子数はぼう大になる。
・・（１）遅延段数ｍおよびフィルタ係数Ｃ０〜ｃｍは
要求スペクトル応答からディジタルフィルタ設計手法に
より決定される。フィルタ係数Ｃｉのビット数は係数ビ
ット落ちを防ぐため４〜８ピツトにとることが多い。こ
ｎをたとえば８ビツトとすると、乗算器Ｍｉは並列入力
・並列出力の１×８ビット乗算器となるから８個のＡＮ
Ｄゲートで構成することができる。ディジタルフィルタ
２全体では、このような乗算器を（ｍ＋１）個、全加算
器をｍ個必要とし、素子数はぼう大になる。
複数ビットの入力信号を論理操作するディジタルフィル
タの場合は、入力信号の各ビットごとに並列に信号遅延
・フィルタ係数乗算を行なうので素子数はさらにほう大
になる。たとえば入力信号・フィルタ係数共に８ビツト
のとき、遅延１段あたりの乗算器は８×８ビット乗算器
とな妙工Ｃ所要面積は１ｍ を超える。これを多数用
いるのはペレットサイズの点からも好ましくない。
タの場合は、入力信号の各ビットごとに並列に信号遅延
・フィルタ係数乗算を行なうので素子数はさらにほう大
になる。たとえば入力信号・フィルタ係数共に８ビツト
のとき、遅延１段あたりの乗算器は８×８ビット乗算器
とな妙工Ｃ所要面積は１ｍ を超える。これを多数用
いるのはペレットサイズの点からも好ましくない。
以上説明したように、高度な性能要求を満たす従来のフ
ィルタ回路は素子数がぼう大になるので高価であるとい
う欠点がある。
ィルタ回路は素子数がぼう大になるので高価であるとい
う欠点がある。
本発明の目的は、高度な性能要求を満たすことができ、
しかも回路規模が小さくＩＣ化に適するフィルタ回路を
提供することにある。
しかも回路規模が小さくＩＣ化に適するフィルタ回路を
提供することにある。
本発明のフィルタ回路は、入力ディジタル信号をクロッ
ク周期ずつ順次遅延して出力する一つ以上の遅延手段と
、前記遅延手段の出力または前記入力信号を所定比に分
圧する二つ以上の分圧手段とを備え１前記分圧手段の出
力を合成し出力信号として構成される。
ク周期ずつ順次遅延して出力する一つ以上の遅延手段と
、前記遅延手段の出力または前記入力信号を所定比に分
圧する二つ以上の分圧手段とを備え１前記分圧手段の出
力を合成し出力信号として構成される。
以下実施例を示す図面を参照して本発明について詳矧に
説明する。
説明する。
第１図は、本発明のフィルタ回路の第一の実施例を示す
ブロック図である。
ブロック図である。
第１図に示す実施例は、Ｃ端子に入力する１ビツトの信
号Ｅｋ−ｓをＣ端子に入力するクロック信号ＣＬの周期
だけ遅延し信号ＥｋとしてＱ端子から出力するラッチＴ
、〜Ｔｍと、信号Ｅｉを入力するインピーダンス素子（
たとえば抵抗） Ｚｏ＝Ｚｍと、インピーダンス素子Ｚ
ｒと、インピーダンス素子２０〜２ｍ−２ｒ出力を反転
入力端子に、バイアス電圧ｖｂを非反転入力端子に入力
し信号Ｅａｔを出力する演算増幅器ＯＰとを備えて構成
されている。信号Ｅａｔはインピーダンス素子ｚｒに分
岐入力さｎる。
号Ｅｋ−ｓをＣ端子に入力するクロック信号ＣＬの周期
だけ遅延し信号ＥｋとしてＱ端子から出力するラッチＴ
、〜Ｔｍと、信号Ｅｉを入力するインピーダンス素子（
たとえば抵抗） Ｚｏ＝Ｚｍと、インピーダンス素子Ｚ
ｒと、インピーダンス素子２０〜２ｍ−２ｒ出力を反転
入力端子に、バイアス電圧ｖｂを非反転入力端子に入力
し信号Ｅａｔを出力する演算増幅器ＯＰとを備えて構成
されている。信号Ｅａｔはインピーダンス素子ｚｒに分
岐入力さｎる。
ラッチＴ１〜Ｔｍ はＤ形７リツプ７０ツブにより構
成されており、Ｄ端子入力をクロック周期だけ遅延して
Ｑ端子から出力し、またＱ端子出力の反転値をＱ端子（
図示せず）から出力する。
成されており、Ｄ端子入力をクロック周期だけ遅延して
Ｑ端子から出力し、またＱ端子出力の反転値をＱ端子（
図示せず）から出力する。
演算増幅器の反転児算の理論から、第１図に示す実施例
の出力である信号Ｅ＆ｔは次のようになる。
の出力である信号Ｅ＆ｔは次のようになる。
すなわち信号Ｅａｔは信号Ｅｉを分圧比（Ｚｒ／ Ｚ
ｉ ）で分圧し合成したものでｈｂ、Ｃｉ ＝Ｋ ＃
Ｚｒ／Ｚｉ −−−・−・（３）と
なるようにインピーダンス索子ｚ０〜Ｚｉ、Ｚｒの値を
きめる（Ｋはスケーリング用比例定数）と、（２）式は
すでに説明したディジタルフィルタ２の出力を表わす（
１）式と相似の形になる。ただし、（１）式におけるΣ
が複数ビットのディジタル加算を表わすの１９対し、（
２）式におけるΣはアナログ加算を表わすので、第１図
に示す実施例の出力である信号ＥＪＬＩは、ディジタル
フィルタ２の出力である信号ＥｐをＤ／Ａ変換したもの
に等しい。
ｉ ）で分圧し合成したものでｈｂ、Ｃｉ ＝Ｋ ＃
Ｚｒ／Ｚｉ −−−・−・（３）と
なるようにインピーダンス索子ｚ０〜Ｚｉ、Ｚｒの値を
きめる（Ｋはスケーリング用比例定数）と、（２）式は
すでに説明したディジタルフィルタ２の出力を表わす（
１）式と相似の形になる。ただし、（１）式におけるΣ
が複数ビットのディジタル加算を表わすの１９対し、（
２）式におけるΣはアナログ加算を表わすので、第１図
に示す実施例の出力である信号ＥＪＬＩは、ディジタル
フィルタ２の出力である信号ＥｐをＤ／Ａ変換したもの
に等しい。
以上説明したように、第１図に示す実施例は１ビツトの
信号Ｅｏを論理操作するディジタルフィルタ２の出力を
Ｄ／Ａ変換した本のに等しい信号８組を出力するので、
１ビツトの入力信号を論理操作するトランスバーサル形
ディジタルフィルタが満たすと間際な高度の性能要求を
満たすことができる。
信号Ｅｏを論理操作するディジタルフィルタ２の出力を
Ｄ／Ａ変換した本のに等しい信号８組を出力するので、
１ビツトの入力信号を論理操作するトランスバーサル形
ディジタルフィルタが満たすと間際な高度の性能要求を
満たすことができる。
第１図に示す実施例をＩＣで溝成し、インピーダンス素
子２．−２ｍ−２ｒをＩＣ抵抗で実現すれば、所要の分
圧比は抵抗比（Ｚ ｒ／Ｚ ｉ ）に等しく、ＩＣ抵抗
で抵抗比の精度を上げるのは容易だから、精度のよい分
圧比が得らｎる。インピーダンス素子ｚ＋）〜ｚｍ−２
ｒは容量であってもよい。一般にＩＣ容量の容量比は、
ＩＣ抵抗の場合より１１１度が高くできる。またトラン
ジスタのｇｍなどを利用する能動的なものでありてもよ
く、この場合には等測的に高インピーダンスを小さなサ
イズで実現できる。
子２．−２ｍ−２ｒをＩＣ抵抗で実現すれば、所要の分
圧比は抵抗比（Ｚ ｒ／Ｚ ｉ ）に等しく、ＩＣ抵抗
で抵抗比の精度を上げるのは容易だから、精度のよい分
圧比が得らｎる。インピーダンス素子ｚ＋）〜ｚｍ−２
ｒは容量であってもよい。一般にＩＣ容量の容量比は、
ＩＣ抵抗の場合より１１１度が高くできる。またトラン
ジスタのｇｍなどを利用する能動的なものでありてもよ
く、この場合には等測的に高インピーダンスを小さなサ
イズで実現できる。
なおＣｉ （Ｏの場合はラッチＴｉのＱ端子出力をイン
ピーダンス素子Ｚｉの入力に用いればよく、またＣ１＝
０の場合はインピーダンス素子Ｚｉの部分を開放にすれ
ばよい。
ピーダンス素子Ｚｉの入力に用いればよく、またＣ１＝
０の場合はインピーダンス素子Ｚｉの部分を開放にすれ
ばよい。
第４図は、本発明のフィルタ回路の第二の実施例を示す
ブロック図である。
ブロック図である。
信号ＥＯＯ””ＥＯＮは、（Ｎ＋１）ビット（Ｎは正の
整数）の入力信号（ＫＯＰＩ・・・・・・Ｅｏｔ Ｅｏ
ｏ）の各ビットでありＥｏＮが最上位ビット、ＥＯＯが
最下位ビットである。
整数）の入力信号（ＫＯＰＩ・・・・・・Ｅｏｔ Ｅｏ
ｏ）の各ビットでありＥｏＮが最上位ビット、ＥＯＯが
最下位ビットである。
第４図に示す実施例は、信号Ｅｋ−ｘ、ｊ （ｊ ＝０
〜Ｎ）をクロ２り信号（図示せず）の周期だけ遅延し信
号Ｅｋｊとして出力するラッチＴＩＯ−ＴｍＮと、信号
Ｅｉｊを入力するインピーダンス素子Ｚｏｏ〜Ｚｍと、
インピーダンス素子Ｚｏｏ〜ｚｍＮの出力端の共通接続
点に一端が接続し他端が接地するインピーダンス素子ｚ
ｒとを備えて構成されている。
〜Ｎ）をクロ２り信号（図示せず）の周期だけ遅延し信
号Ｅｋｊとして出力するラッチＴＩＯ−ＴｍＮと、信号
Ｅｉｊを入力するインピーダンス素子Ｚｏｏ〜Ｚｍと、
インピーダンス素子Ｚｏｏ〜ｚｍＮの出力端の共通接続
点に一端が接続し他端が接地するインピーダンス素子ｚ
ｒとを備えて構成されている。
インピーダンス素子ｚｏｏ−ｚｒｔｕｖ” ｚｒの共通
接続点の信号である信号ＸＳＵが出力信号である。
接続点の信号である信号ＸＳＵが出力信号である。
キルヒホッフの電流則から次式が得られる。
（４）式より信号Ｅａ、は次式のようになる。
すなわち信号Ｅ＆ｔは、信号Ｅｉｊを分圧比αｉｊで分
圧し合成したものとなっている。
圧し合成したものとなっている。
Ｃｉ ＝ ”ｉｊ／２ｊ・−＝（６）
となるようにインピーダンス素子Ｚ ｏｏ ＝ ２！ｍ
Ｎ−Ｚ ｒの値をきめると、（５）式におけるＮに関す
るΣは、（Ｎ＋１）ビットの入力信号をフィルタ係数Ｃ
０〜Ｃｍで論理操作するトランスバーサル形ディジタル
フィルタのｉ段目乗算器出力である（Ｎ＋１）個の信号
をビットの重さ２ｊで重み付けしてアナログ加算する荷
重和動作を表わしているから、信号ＥｊＬ４はこのディ
ジタルフィルタの出カーｔＤ／Ａ変換したものに等しい
。
Ｎ−Ｚ ｒの値をきめると、（５）式におけるＮに関す
るΣは、（Ｎ＋１）ビットの入力信号をフィルタ係数Ｃ
０〜Ｃｍで論理操作するトランスバーサル形ディジタル
フィルタのｉ段目乗算器出力である（Ｎ＋１）個の信号
をビットの重さ２ｊで重み付けしてアナログ加算する荷
重和動作を表わしているから、信号ＥｊＬ４はこのディ
ジタルフィルタの出カーｔＤ／Ａ変換したものに等しい
。
以上説明したように第４図に示す実施例は、（Ｎ＋１）
ビットの入力信号（ＥｏＮ、、、、、、ｇｏ、 Ｅｏｏ
）を論理操作するトランスパーサル形ディジタルフィル
タの出力をＤ／Ａ変換したものに等しい信号Ｅａ、を出
力するので、このようなディジタルフィルタが満たすと
同様な高度の性能要求を満たすことができる。
ビットの入力信号（ＥｏＮ、、、、、、ｇｏ、 Ｅｏｏ
）を論理操作するトランスパーサル形ディジタルフィル
タの出力をＤ／Ａ変換したものに等しい信号Ｅａ、を出
力するので、このようなディジタルフィルタが満たすと
同様な高度の性能要求を満たすことができる。
所要の分圧比αｉｊはインピーダンス比（Ｚｒ／Ｚｉｊ
）によりきまるから、インピーダンス素子ｚ ｏｏ −
ＺｍＮ−ＺｒをＩＣ抵抗またはＩＣ容量で実現すれば精
度のよい分圧比が得られる。
）によりきまるから、インピーダンス素子ｚ ｏｏ −
ＺｍＮ−ＺｒをＩＣ抵抗またはＩＣ容量で実現すれば精
度のよい分圧比が得られる。
以上詳細に説明したように本発明のフィルタ回路は、ト
ランスバーサル形ディジタルフィルタに一ダンス素子に
よる分圧とアナログ加算とでおきかえているので、ディ
ジタルフィルタが満たすと同様な高度の性能要求を満た
し、しかも回路規模が小さく安価であるという効果かあ
ｌ）、ＩＣ化に適する効果があり、また従来のディジタ
ルフィルタ設計手法がそのまま使えるという効果があり
、さらにまた、ディジタルフィルタを用いる場合に必要
な出力のＤ／Ａ変換が不要であるという効果もある。
ランスバーサル形ディジタルフィルタに一ダンス素子に
よる分圧とアナログ加算とでおきかえているので、ディ
ジタルフィルタが満たすと同様な高度の性能要求を満た
し、しかも回路規模が小さく安価であるという効果かあ
ｌ）、ＩＣ化に適する効果があり、また従来のディジタ
ルフィルタ設計手法がそのまま使えるという効果があり
、さらにまた、ディジタルフィルタを用いる場合に必要
な出力のＤ／Ａ変換が不要であるという効果もある。
第１図・第４図は、本発明のフィルタ回路の第一・第二
の実施例を示すブロック図、 第２図は、垂直同期信号分離回路の一例を示すブロック
図、 第３図は、第２図におけるディジタルフィルタ２の詳細
を示すブロック図である。 ＯＰ・・・・・・演算増幅器、Ｔ、−Ｔｍ・・・・・・
ラッチ、ｚ。 〜ｚｍ−２ｒ・・・・・・抵抗。 代理人 弁理士 内 原 −７ 日 −＼ （、−ｍ−）
の実施例を示すブロック図、 第２図は、垂直同期信号分離回路の一例を示すブロック
図、 第３図は、第２図におけるディジタルフィルタ２の詳細
を示すブロック図である。 ＯＰ・・・・・・演算増幅器、Ｔ、−Ｔｍ・・・・・・
ラッチ、ｚ。 〜ｚｍ−２ｒ・・・・・・抵抗。 代理人 弁理士 内 原 −７ 日 −＼ （、−ｍ−）
Claims (1)
- 【特許請求の範囲】 入力ディジタル信号をクロック周期ずつ順次遅延して出
力する一つ以上の遅延手段と、 前記遅延手段の出力または前記入力信号を所定比に分圧
する二つ以上の分圧手段と を備え、 前記分圧手段の出力を合成し出力信号とすることを特徴
とするフィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16067685A JPS6221316A (ja) | 1985-07-19 | 1985-07-19 | フイルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16067685A JPS6221316A (ja) | 1985-07-19 | 1985-07-19 | フイルタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6221316A true JPS6221316A (ja) | 1987-01-29 |
Family
ID=15720062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16067685A Pending JPS6221316A (ja) | 1985-07-19 | 1985-07-19 | フイルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6221316A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007167088A (ja) * | 2005-12-19 | 2007-07-05 | Sunstar Inc | 口腔洗浄器 |
-
1985
- 1985-07-19 JP JP16067685A patent/JPS6221316A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007167088A (ja) * | 2005-12-19 | 2007-07-05 | Sunstar Inc | 口腔洗浄器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4507725A (en) | Digital filter overflow sensor | |
| US4430721A (en) | Arithmetic circuits for digital filters | |
| GB2081544A (en) | Digital filters | |
| Liu et al. | A class of time-varying digital filters | |
| JPS60114020A (ja) | 非巡回型デジタルフィルタ回路 | |
| US4696018A (en) | Digital FM detector for digitized FM signals | |
| JPS6238621A (ja) | デイジタル平衡回路を有するｐｃｍ符号復号器 | |
| JPS6221316A (ja) | フイルタ回路 | |
| US5928314A (en) | Digital filter having a substantially equal number of negative and positive weighting factors | |
| JP3833884B2 (ja) | ディジタルフィルタ | |
| JPS61276410A (ja) | 対称有限インパルス応答フイルタ | |
| JPH0865107A (ja) | ディジタル補間フィルタ回路 | |
| JPS62256516A (ja) | ベ−スバンド伝送用フイルタ装置 | |
| JPH0224410B2 (ja) | ||
| JP2770579B2 (ja) | ノイズ除去装置 | |
| JPS63103509A (ja) | デジタルフイルタ | |
| Nikolaidis et al. | CORDIC based pipeline architecture for all-pass filters7 | |
| JPH0342728B2 (ja) | ||
| JPH04151908A (ja) | ディジタルフィルタ | |
| JPH0481115A (ja) | 低域通過フィルタ回路 | |
| JPS6169210A (ja) | デイジタルフイルタ | |
| JPS617717A (ja) | 非巡回形デイジタルフイルタ | |
| JPS6236912A (ja) | 非巡回形デイジタルフイルタ | |
| JPH03150917A (ja) | ディジタルフイルタ | |
| JPH0265412A (ja) | デジタル・アナログ変換装置 |