JPS6162129A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロプロセッサ応用機器において、そ
の各穐演算結果又は設定値等を表示する　・ための表示
制御装置に関するものである。

〔従来の技術〕

マイクロブ筒セッサ応用機器においては、各稽演算の結
果あるいは各種設定内容等を表示部に表示するよう釦な
っており、そし゛てこれら表示に係わる桁数、内容も多
くなってきている。

従来１例えば多数の桁からなるディジタル表示器に演算
結果、あるいは設定内容等を表示する方式としては＋　
ＣＰｔｒからのコマンドにより制御される表示用ＬＳＩ
を利用してダイナミックに表示するもの、又はＣＰＵか
らのコマンドに応じて制御される表示用ラッチを利用し
てスタティックもしくはダイナミックに表示するものが
あり、いずれの場合もｃｐυによりプログラム制御され
るものである。

即ち、メモリの表示内容又はｃｐｕ内のレジスタの表示
内容を表示デバイスに出力し表示させるためには、その
都度メインプログラム上のタイミングを考慮した表示用
のプログラム（サブルーチン）が必要となる。

〔発明が解決しようとする問題点〕

上記のような従来の表示方式にあっては９表示用のプロ
グラムが必要となる関係上１表示桁数が多くなったり１
表示形態の異なるものが多くなると１表示用プログラム
のステップ数が増大するとともに＋　ＣＰＵでの表示用
プログラムの実行処理に要する時間も多くなり１表示処
理以外の演算、あるいは設定処理等に支障を来たすこと
になる。また、これら各種処理に十分に機能し得る能力
及び処理スピードを有する特別なマイクロプロセッサを
用いれば良いが、これではコスト高となり、実用性に欠
ける問題が生じる。従って、マイクロプロセッサのパフ
ォーマンスを上げることなく、市販のもので種々の表示
処理等が可能なものが望まれている。

この発明は上記の点に鑑みなされたもので、各種表示処
理をマイクロプロセッサ以外の外部指令により実行して
マイクロプロセッサの表示処理のための負担をなくシ、
マイクロプロセッサの表示以外の演算処理等に対する処
理能力を向上させるとともに低コスト化の容易な表示制
御装置を提供することを目的とする。

〔問題点を解決するための手段〕

この発明の表示制御装置は、各種演算及び各種の設定処
理等を行うマイクロプロセッサと、このマイクロプロセ
ッサで処理された演算結果等の表示内容を記憶するデー
タメモリと、予め定めたタイミングで上記マイクロプロ
セッサニ対しバスリクエスト信号を発生する表示タイミ
ング発生回路と、この表示タイミング発生回路の表示タ
イミング指令に同期するとともに上記マイクロプロセッ
サからのバスアクノリッジを得て上記データメモリに対
しアドレス信号をインクリメントに送出するアドレス発
生回路と、このアドレス発生回路からのアドレス信号に
よるアクセスで上記データメモリから読み出された表示
データをラッチするラッチ回路と、このラッチ回路の表
示内容をダイナミックに表示する表示部とから構成した
ものである。

〔作用〕

この発明においては、各種演算結果及び設定値等の表示
データをメモリに記憶しておき１表示に際しては１表示
タイミング発生回路が所定の周期でマイクロプロセッサ
に対しバスリクエスト信号を送出してマイクロプロセッ
サからの７クノリツジを受けた後、アドレス発生回路か
らのアドレス信号により上記メモリをアクセスし、これ
により読み出された表示データを表示部に出力して、そ
のデータ内容をダイナミックに表示するものである。

〔実施例〕

以下、この発明の実施例を図面について説明する。　　
　　゛ 第１図はこの発明のマイクロプロセッサ応用機器におけ
る表示制御装置の一例を示すブロック図であって、１は
抵抗溶接機等の機器の制御に利用されるマイクロプロセ
ッサ（以下ＣＰＵと略称する）で１機器の制御に関係す
るプログラムメモリ、データメモリ及び入出力装置を制
御管理して、与えられた仕事を処理すべく必要な演算、
転送処理を実行するものであり、とのＣＰＵ　１で制御
管理される上記データメモリ以外のプログラムメモリ及
び入出力装置は図示省略されている。

上記データメモリは符号２で示されるもので。

このデータメモリ２はＲＡＭ構成のメモリからなり。

そして上記ＣＰＵＩとはアドレスバス３及びデータバス
４を介して接続されているとともに、ＣＰＵ１からのア
ドレス信号によりデータメモリ２をアドレス指定するこ
とでＣＰＵ　１での表示のための各穏演算結果及び設定
値等を書き込み、あるいは格納されているデータを読み
出すことができるようになっている。゛ ５は表示タイミング発生回路であり、この表示タイミン
グ発生回路５からは、予め定めたタイミング、例えば人
間の目で見てチラッキを感じない程度で、かつ表示桁数
に合わせた周期（約２　ＫＨｚ）のバスリクエスト信号
ＢＵＳＲＥＱ及びこれに対応したトリガー信号ＴＳをそ
れぞれ発生する。また。

６は上記トリガー信号ＴＳにより動作して、アドレス用
りロックＣＫ、チップセレクト信号ＣＳ及びラッチ信号
Ｌ８を順次送出するタイミング回路であり、７はタイミ
ング回路６からのクロックＣＫが入力される毎にインク
リメントされたアドレス信号を発生するアドレス発生回
路である。なお、この実施例におけるアドレス発生回路
７は例えば後述する表示部の桁数に対応した数のアドレ
ス信号をクロックＣＫに応じて順次発生するものである
。

上記アドレス発生回路７から発生するアドレス信号は、
アドレス発生回路７と上記データメモリ２間を接続する
アドレスバス８中に設けたアドレスバッファ９を介して
データメモリ２に入力されるようになっており、そして
このアドレス信号は。

上記タイミング回路６からのチップセレクト信号ＣＳで
選定されたデータメモリ２内のワーキングエリアに対応
するものである。また、上記データメモリ２にはデータ
バス１０を介してラッチ回路１１が接続されており、こ
のラッチ回路１１は上記アドレス発生回路７からのアド
レス信号によるアドレッシングでデータメモリ２から読
み出される表示データを一時記憶するもので、そのラッ
チ動作は上記タイミング回路６からのラッチ信号ＬＳに
よりなされる。

上記ラッチ回路１１の表示データは文字発生器１２に加
えられるようになっており、この文字発生器１２で表示
データを文字信号に変換して表示部１３の表示素子１４
Ｖｃ出力するようになっている。また。

上記表示部１３は桁切換回路１５を有し、この桁切換回
路１５は上記アドレス発生回路７からのアドレス信号を
デコードすることによって複数桁からなる春示素子１４
の１つを選択するものである。なお。

桁切換回路１５で選択された桁は、アドレス発生回路７
の出力をデコードするものであるから、データメモリ２
から読み出されたアドレスのデータとは１対１に対応し
ている。

次に上記のように構成された本実施例の動作を第２図〜
第４図に基いて説明する。　　　　　　　　　　　　１
１゜第２図は表示タイミング発生回路５による外部から
のメモリアクセスによる表示タイミングと表示桁との関
係を示すものであり、第３図は表示部　・イミング発生
回路５から出力されるバスリクエスト信号ＢＵＳＲＫＱ
及びトリガー信号ＴＳと、ＣＰＵ１からのバスアクノリ
ッジＢＵｌｉＡＣＫと、タイミング回路６からのクロッ
クＣＫ、チップセレクト信号Ｃ３及びランチ信号ＬＳと
の関係を示すタイムチャートである。また、第４図はこ
の発明における表示動作のフローチャートを示すもので
、以下、この動作を第４図に基いて述べる。

第４図のプログラムがスタートすると、まずＣＰＵ１は
ステップＳ１［おいて表示タイミングであるか否かを判
定し、「ｎｏＪのときは表示タイミングが成立するまで
繰返し判定する。そして表示タイミングであることが判
定されると、ステップ８２に移行して表示タイミング発
生回路５から発生するバスリクエスト信号ＢＵ８ＲＥＱ
を受付けるとともに１次のステップＳ３においてＣＰＵ
１からバスアクノリッジＢＵＳＡＣＫを発生してアドレ
スバッファ９を開き、かつＣＰＵ　ｌのアドレスバス３
及びデータバスをハイインピーダンスにしてバス放棄す
る。

一方、タイミング回路６からは、ステップＳ４に示す如
くデータメモリ２に対しチップセレクト信号ＣＳが出力
され、これにより表示データが格納されているデータメ
モリ２のワーキングエリアを選定する。これとともにタ
イミング回路６からのクロックＣＫがアドレス発生回路
７に加えられることによりインクリメントされアドレス
内容をＡＤＲＥＳ８　＋−ＡＤＲＫＳＳ　−１−１にす
る（ステップＳ５）。

そして次のステップＳ６において、アドレス内容が最終
桁か否かを判定し、最終桁のときはステップＳ７におい
てアドレス発生回路７の内容を０番地に戻す処理を実行
する。また、ステップＳ７での結果が最終桁でないと判
定されたときは１次のステップ８８に移行してデータメ
モリ２のアクセスを確立する。即ち、アドレス発生回路
７から発生したアドレス信号はアドレスバッファ９を通
してデータメモリ２に加わり１選定されたワーキングエ
リアのアドレスを指定してその表示データを読み出し、
これをタイミング回路６からのラッチ信号によりデータ
バス１０を通してラッチ回路１１ｉＣラツチする（ステ
ップ８９）。ラッチ回路１１にうツチされた表示データ
は、ステップ８１０に示すように文字発生器１２により
文字信号に変換され、そして桁切換回路１５により選択
された１桁の表示素子１４に出力することにより、その
選択桁の表示素子１４を点灯させ表示する（ステップＳ
　１１　）。

なお、上記データメモリ２から読み出された表示データ
がラッチ回路１１にラッチされた時点では。

表示タイミング発生回路５はパスリフエストラ解除し、
これに伴いＣＰＵ　１は直ちに本来の処理動作に復帰す
る。この間の所要時間はＣＰＵクロックの４ステートに
相当し、これは２　ＭＨｚのシステムクロックの場合、
２μｓに過ぎず、最も短かい１命令を実行する時間に相
当する。

また、アドレス発生回路７は表示タイミング発生回路５
の動作毎にアドレスを切換えてゆくものであるため１表
示部１３の全桁を表示タイミング発生回路５の表示タイ
ミングでダイナミック駆動することにより表示すべきデ
ータが表示されることになる。

上記のような本実施例にあっては１表示のための動作は
ＣＰＵＩから完全忙独立した外部指令、即ち表示タイミ
ング発生回路５からの指令により実行されるため、ＣＰ
Ｕ１にかかる負担は僅か１命令分で済み、従来のような
表示のためのプログラミングが不要になるとともに１表
示以外の機器制御に対するマイクロプロセッサの処理能
力が向上し。

特に表示用ＬＳＩを使用する従来方式に比し格段に低コ
ストで、かつこれと同一の機能を容易に実現させること
ができる。また１表示部１３に対する制御管理をＣＰＵ
　１から離すことにより、ＣＰＵ１に市販のものを利用
でき、さらに低コスト化が可能になる。

なお、上記実施例では、主にセグメント式ディジタル表
示器の表示制御について説明したが、ドツトマトリック
ス構成の表示器等に適用できることは勿論であり、また
１表示データがパターンデータでメモリに書込まれてい
る場合は文字発生器は不要となる。

〔発明の効果〕

以上説明した通りこの発明によれば、各種演算結果及び
設定値等の表示データをメモリに記憶しておき１表示に
際しては１表示タイミング発生回路が所定の周期でマイ
クロプロセッサニ対シバスリクエスト信号を送出してマ
イクロプロセッサからの７クノリツジを受けた後、アド
レス発生回路からのアドレス信号により上記メモリをア
クセスし、これにより読み出された表示データを表示部
に出力して、そのデータ内容をダイナミックに表示する
ようにしたものであるから１表示処理のためのプログラ
ムが不要となり、これに伴いマイクロプロセッサの表示
のための負担がなくなるとともに、容量の小さいマイク
ロプロセッサであっても演算処理等に対する処理能力を
向上でき、かつ表示制御手段の低コスト化が容易になる
。

【図面の簡単な説明】

第１図はこの発明による表示制御装置の一例を示すブロ
ック図、第２図及び第３図はこの発ＢＡＫおける動作説
明用のタイムチャート、第４図はこの発明における表示
動作を説明するためのフローチャートである。 １・・・ＣＰＵ−２・・・データメモリ、５・・・表示
タイミング発生回路、６・・・タイミング回路、７・・
・アドレス発生回路、９・・・アドレスバッファ、　１
１・・・ラッチ回路、１２・・・文字発生器、１３・・
・表示部。 第１図 第２図 ゑ示４ｆｆ　　　　（ｎ−２Ｒｎ−／）　　　−（、−
（ＯＨ第３図 手続補正書（自発） 昭和５９年１１月ｇ日 １、事件の表示 昭和５９年　特　許　願第　１８３６６４号２、発明の
名称 表示制御装置 ＆補正をする者 事件との関係　　特　　許　　　出願人名称　　　株式
会社　テトラツク 唾・ｒ−埋入 ６、補正の対象 （１）明細書の発明の詳細な説明の欄 （２）図面 ７、補正の内容　　　　　　　　　　　　　゛−丁−゛
°゛別砥の通り　　　　　・　Ｊ’、’、　、　１．　
ノ・８、添付書類 ７、補正の内容 （１）明細書筒９頁９行目〜１２行目を下記のように補
正する。 記 「第４図のプログラムがスタートすると、まずステップ
１に於ては、表示タイミング発生回路５は一定周期で発
振しており、この間、ＣＰＵＩは表示には何ら関与せず
、他の有効なプログラムを実行している。表示タイミン
グ発生回路５が一定周期を経過し、表示タイ」 （２）添付図面中筒１図を別紙のように補正する。 矛　１　図

Claims (1)

【特許請求の範囲】
1. 各種演算及び各種の設定処理等を行うマイクロプロセッ
   サと、このマイクロプロセッサで処理された演算結果等
   の表示内容を記憶するデータメモリと、予め定めたタイ
   ミングで上記マイクロプロセッサに対しバスリクエスト
   信号を発生する表示タイミング発生回路と、この表示タ
   イミング発生回路の表示タイミング指令に同期するとと
   もに上記マイクロプロセッサからのバスアクノリッジを
   得て上記データメモリに対しアドレス信号をインクリメ
   ントに送出するアドレス発生回路と、このアドレス発生
   回路からのアドレス信号によるアクセスで上記データメ
   モリから読み出された表示データをラッチするラッチ回
   路と、このラッチ回路の表示内容をダイナミックに表示
   する表示部とから構成したことを特徴とする表示制御装
   置。