JPS6161308B2 - - Google Patents
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- JPS6161308B2 JPS6161308B2 JP54022454A JP2245479A JPS6161308B2 JP S6161308 B2 JPS6161308 B2 JP S6161308B2 JP 54022454 A JP54022454 A JP 54022454A JP 2245479 A JP2245479 A JP 2245479A JP S6161308 B2 JPS6161308 B2 JP S6161308B2
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- external
- counter
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- 238000010586 diagram Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/06—Generation of synchronising signals
- H04N5/067—Arrangements or circuits at the transmitter end
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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- Signal Processing (AREA)
- Synchronizing For Television (AREA)
Description
【発明の詳細な説明】
この発明はNTSC方式、PAL方式等の各種の標
準方式の同期信号を得る同期信号発生器、特に外
部同期がかかるようにした同期信号発生器に係
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a synchronization signal generator for obtaining synchronization signals of various standard systems such as the NTSC system and the PAL system, and particularly to a synchronization signal generator to which external synchronization is applied.
第１図は外部基準信号によつて外部同期がかか
るようになされたNTSC方式の同期信号発生器の
一例を示す。図において、１は基準発振器で、こ
の例では電圧可変型発振器として構成され、その
発振周波数（基準周波数）は色副搬送周波数ｆSC
の４倍の周波数に選定される。２は色副搬送波信
号ＳCを得るための分周用のカウンタである。 FIG. 1 shows an example of an NTSC synchronization signal generator in which external synchronization is applied using an external reference signal. In the figure, reference oscillator 1 is configured as a voltage variable oscillator in this example, and its oscillation frequency (reference frequency) is the color subcarrier frequency f SC
The frequency is selected to be four times that of the 2 is a frequency division counter for obtaining the color subcarrier signal S C .
基準信号ＳOはさらにカウンタ３に供給されて
基準周波数４ｆSCが１／455に分周されて、水平
同期周波数ｆHの２倍の周波数を有した分周出力
Ｓ2Hが形成される。分周出力Ｓ2Hはさらに１／２
のカウンタ４に供給されて水平同期信号ＳHが形
成され、また１／525のカウンタ５に供給されて
垂直同期信号ＳVが形成される。 The reference signal S O is further supplied to the counter 3, where the reference frequency 4f SC is divided by 1/455 to form a divided output S 2H having a frequency twice the horizontal synchronization frequency f H . Divided output S 2H is further 1/2
The signal is supplied to a 1/525 counter 4 to form a horizontal synchronizing signal S H , and is also supplied to a 1/525 counter 5 to form a vertical synchronizing signal S V.
１０は外部基準信号の入力端子で、外部基準信
号としては通常のカラー映像信号を利用した場合
である。この外部基準信号はバースト信号分離回
路１１に供給されてバースト信号ＳBが分離さ
れ、これは色副搬送波信号ＳCと共に位相比較器
１２に供給され、位相比較出力はローパスフイル
タ１３を通じて基準発振器１に制御電圧として供
給される。これによつて、基準信号ＳOの周波数
及び位相が外部バースト信号ＳBの周波数及び位
相に同期せしめられる。 Reference numeral 10 denotes an input terminal for an external reference signal, in which a normal color video signal is used as the external reference signal. This external reference signal is supplied to the burst signal separation circuit 11 to separate the burst signal S B , which is supplied together with the color subcarrier signal S C to the phase comparator 12 , and the phase comparison output is passed through the low-pass filter 13 to the reference oscillator 1 is supplied as a control voltage. Thereby, the frequency and phase of the reference signal S O are synchronized with the frequency and phase of the external burst signal S B.
外部基準信号はさらに水平同期信号ＰHの分離
回路１５に供給され、分離されたこの外部水平同
期信号ＰHEにてカウンタ３がリセツトされること
によつて、カウンタ４，５より得られる水平同期
信号ＳH、垂直同期信号ＳVの位相が外部水平同期
信号ＰHEの位相と一致するように制御される。 The external reference signal is further supplied to the horizontal synchronization signal P H separation circuit 15, and the counter 3 is reset by the separated external horizontal synchronization signal P HE , thereby resetting the horizontal synchronization obtained from the counters 4 and 5. The phases of the signal S H and the vertical synchronization signal S V are controlled to match the phase of the external horizontal synchronization signal P HE .
このように外部基準信号によつて同期信号発生
器は外部同期がかけられる訳であるが、この外部
同期では特に、外部水平同期信号ＰHEを利用した
外部リセツト動作に問題がある。すなわち、端子
１０に供給された外部基準信号から外部水平同期
信号ＰHEを形成してこれをカウンタ３に供給する
までに介在される伝送系の存在で、外部水平同期
信号ＰHEが微妙に変動する。 In this way, the synchronization signal generator is externally synchronized by the external reference signal, but this external synchronization has a problem, particularly in the external reset operation using the external horizontal synchronization signal P HE . In other words, due to the existence of a transmission system that is interposed between forming the external horizontal synchronizing signal P HE from the external reference signal supplied to the terminal 10 and supplying it to the counter 3, the external horizontal synchronizing signal P HE may vary slightly. do.
たとえば、カウンタ３に供給される基準信号Ｓ
O（第２図Ａ）に対し、外部水平同期信号ＰHEが
正常の場合でも同図Ｂあるいは同図Ｄのように微
妙に変動することがあるので、このようなときに
は、カウンタ３に対するリセツト位置が同図Ｃ，
Ｅで示すように１クロツク分だけずれることにな
るから、このカウンタ３の分周出力Ｓ2Hに基いて
形成される水平あるいは垂直の同期信号ＳH，ＳV
もジツタ成分を含んでしまう。 For example, the reference signal S supplied to the counter 3
O (A) in Figure 2, even if the external horizontal synchronizing signal P HE is normal, it may fluctuate slightly as shown in B or D in the figure. is C in the same figure,
Since the clock is shifted by one clock as shown by E, the horizontal or vertical synchronization signals S H , S V formed based on the divided output S 2H of the counter 3 are
It also contains jitter components.
そのため、このような場合には、外部水平同期
信号ＰHEでリセツトしない方が、より正確な位相
関係を得ることができる。そこで、この発明では
外部水平同期信号ＰHEに対し水平同期信号ＳHが
所定の位相差以上にずれている場合に限つて、こ
の外部水平同期信号ＰHEでカウンタ３をリセツト
し、その他の場合は内部で形成された水平周期の
制御信号ＰHIでカウンタ３をリセツトすることに
より、外部水平同期信号ＰHEに同期したジツタの
ない水平あるいは垂直の同期信号ＳH，ＳVが得ら
れるようにしたものである。 Therefore, in such a case, a more accurate phase relationship can be obtained by not resetting using the external horizontal synchronizing signal P HE . Therefore, in the present invention, only when the horizontal synchronizing signal S H deviates from the external horizontal synchronizing signal P HE by more than a predetermined phase difference, the counter 3 is reset with this external horizontal synchronizing signal P HE , and in other cases. By resetting the counter 3 with an internally generated horizontal period control signal PHI , jitter-free horizontal or vertical synchronization signals S H and S V synchronized with the external horizontal synchronization signal P HE can be obtained. This is what I did.
第３図及び第４図を参照してこの発明の一例を
詳細に説明する。ただし、この実施例もNTSC方
式の同期信号を得る同期信号発生器に適用した場
合である。第３図において、２０はウインドーパ
ルスＰWの形成回路で、デコーダが利用されてい
る。ウインドーパルスＰWは第４図Ｄで示すよう
にカウンタ３に供給される基準信号ＳOの数クロ
ツク分をパルス幅とし、カウント周期T3の変り
目を含んで発生するように構成されている。この
例では２クロツク分のパルス幅Ｗをもつたウイン
ドーパルスＰWである。 An example of the present invention will be explained in detail with reference to FIGS. 3 and 4. However, this embodiment is also applied to a synchronization signal generator that obtains an NTSC system synchronization signal. In FIG. 3, 20 is a window pulse P W forming circuit in which a decoder is used. As shown in FIG. 4D, the window pulse P W has a pulse width equal to several clocks of the reference signal S O supplied to the counter 3, and is generated so as to include the change in the count period T 3 . . In this example, it is a window pulse P W having a pulse width W of two clocks.
２１はリセツトパルスの制御回路であつて、ア
ンド回路２２とオア回路２３とで構成され、アン
ド回路２２には外部水平同期信号ＰHEが供給さ
れ、そのゲート信号として上述したウインドーパ
ルスＰWの位相反転出力が利用される。２４はイ
ンバータを示す。 Reference numeral 21 denotes a reset pulse control circuit, which is composed of an AND circuit 22 and an OR circuit 23. The AND circuit 22 is supplied with an external horizontal synchronizing signal P HE , and uses the above-mentioned window pulse P W as its gate signal. A phase inverted output is utilized. 24 indicates an inverter.
また、２５は制御信号ＰHIの形成回路で、カウ
ンタ４の出力を利用して水平周期の制御信号ＰHI
（第４図Ｅ）が形成され、この制御信号ＰHIとア
ンド回路２２のアンド出力ＰAがオア回路２３に
供給されるようになつている。 Further, 25 is a control signal P HI forming circuit, which uses the output of the counter 4 to generate a horizontal period control signal P HI
(FIG. 4E) is formed, and this control signal P HI and the AND output PA of the AND circuit 22 are supplied to the OR circuit 23.
このように構成した場合、外部水平同期信号Ｐ
HEが第４図Ｆである場合には、最初の２つのパル
スP1，P2はウインドーパルスＰWのパルス幅Ｗ内
にあるので、アンド出力ＰAはなく、そのため内
部で形成された制御信号ＰHIにてカウンタ３がリ
セツトされる。外部水平同期信号ＰHEに対し水平
同期信号ＳHが所定の位相差以上になり、この外
部水平同期信号ＰHEが例えば第４図ＦのP3のよう
にパルス幅Ｗ内に存在しない場合には、この外部
同期信号ＰHEそのものがオア回路２３を通じてカ
ウンタ３に供給されるから、これによつてカウン
タ３がリセツトされる。 In this configuration, the external horizontal synchronization signal P
If HE is as shown in Figure 4F, the first two pulses P 1 and P 2 are within the pulse width W of the window pulse P W , so there is no AND output P A , and therefore the internally formed The counter 3 is reset by the control signal PHI . When the horizontal synchronization signal S H has a predetermined phase difference or more with respect to the external horizontal synchronization signal P HE , and this external horizontal synchronization signal P HE does not exist within the pulse width W, as for example P 3 in FIG. 4F, Since this external synchronization signal P HE itself is supplied to the counter 3 through the OR circuit 23, the counter 3 is reset thereby.
フルカウントの前にカウンタが外部同期信号Ｐ
HEによつてリセツトされると、ウインドーパルス
ＰWはカウンタ３がクロツクを所定数カウントす
ることによつて発生されるパルスであるため、こ
のパルスＰWは得られない。一方、制御信号ＰHI
はカウンタ３の出力Ｓ2Hの分周出力に応じて形成
されるため、カウンタ３が外部同期信号ＰHEによ
つてリセツトされた場合も得られるが、この制御
信号ＰHIはほぼ外部同期信号ＰHEと同一タイミン
グで得られる。従つて、この制御信号ＰHIで再び
カウンタ３がリセツトされることはない。 Before the full count, the counter receives external synchronization signal P.
When reset by HE , the window pulse P W cannot be obtained because the window pulse P W is a pulse generated by the counter 3 counting a predetermined number of clocks. On the other hand, the control signal P HI
is formed according to the frequency-divided output of the output S2H of the counter 3, so it can also be obtained when the counter 3 is reset by the external synchronization signal PHE , but this control signal PHI is almost the same as the external synchronization signal PHI. Obtained at the same time as HE . Therefore, the counter 3 will not be reset again by this control signal PHI .
このように、外部水平同期信号ＰHEと水平同期
信号ＳHとの位相差が２クロツク分以上あるとき
には外部水平同期信号ＰHEそのものでリセツトさ
れて位相補正され、そして２クロツク分以内の位
相差の場合は内部で形成された制御信号ＰHIでリ
セツトされて位相補正される。内部制御信号ＰHI
でリセツトされる場合、外部水平同期信号ＰHEと
水平同期信号ＳHとのずれは±１クロツク以内で
あるから、この位のずれは実際上全く問題はな
い。 In this way, when the phase difference between the external horizontal synchronizing signal P HE and the horizontal synchronizing signal S H is two clocks or more, the external horizontal synchronizing signal P HE itself is reset and phase corrected, and the phase difference within two clocks is corrected. In this case, it is reset and phase corrected using an internally generated control signal PHI . Internal control signal PHI
When the external horizontal synchronizing signal P HE and the horizontal synchronizing signal S H are reset at the same time, the difference between the external horizontal synchronizing signal P HE and the horizontal synchronizing signal S H is within ±1 clock, so a difference of this magnitude does not actually cause any problem.
なお、第４図においてT1は正規の水平周期、
T2はこれより若干短かい周期で、△Ｔが変動分
である。 In addition, in Fig. 4, T 1 is the normal horizontal period,
T 2 is a period slightly shorter than this, and ΔT is the variation.
以上説明したように、ある程度以上の位相差が
ある場合に外部水平同期信号ＰHEでカウンタ３を
リセツトし、それ以内の位相差の場合には内部で
形成された制御信号ＰHIでカウンタ３をリセツト
するようにしたから、外部水平同期信号ＰHEが伝
送系の存在で微妙に変動しても、この変動成分に
よる水平及び垂直同期信号ＳH，ＳVへの影響はな
く、外部水平同期信号ＰHEに同期したジツタのな
い同期信号ＳH，ＳVを形成することができる。 As explained above, when there is a phase difference of more than a certain level, the counter 3 is reset by the external horizontal synchronizing signal P HE , and when the phase difference is less than that, the counter 3 is reset by the internally generated control signal P HI . Since it is reset, even if the external horizontal synchronizing signal P HE slightly fluctuates due to the presence of the transmission system, this fluctuation component does not affect the horizontal and vertical synchronizing signals S H and SV , and the external horizontal synchronizing signal It is possible to form jitter-free synchronization signals S H and S V that are synchronized with P HE .
なお、ウインドーパルスＰWのパルス幅Ｗは基
準信号ＳOの周波数によつて決定されるべきで、
上述のように4fSCを基準周波数とする場合には、
２〜５クロツク分のパルス幅Ｗに選定すればよ
い。これ以上のパルス幅では外部水平同期信号Ｐ
HEとの位相差が大きくなりすぎるので好ましくな
い。 Note that the pulse width W of the window pulse P W should be determined by the frequency of the reference signal S O ,
When using 4f SC as the reference frequency as mentioned above,
The pulse width W may be selected to be 2 to 5 clocks. If the pulse width is larger than this, the external horizontal synchronizing signal P
This is not preferable because the phase difference with HE becomes too large.
第１図はこの発明の説明に供する同期信号発生
器の一例を示す系統図、第２図はその動作説明
図、第３図はこの発明の一例を示す系統図、第４
図はその動作説明に供する波形図である。
１は基準発振器、２〜５は分周用のカウンタ、
２０はウインドーパルスＰWの形成回路、２１は
リセツトパルスの制御回路、ＰHEは外部水平同期
信号、ＰHIは制御信号である。
FIG. 1 is a system diagram showing an example of a synchronizing signal generator used to explain the present invention, FIG. 2 is a diagram explaining its operation, FIG. 3 is a system diagram showing an example of this invention, and FIG.
The figure is a waveform diagram for explaining the operation. 1 is a reference oscillator, 2 to 5 are frequency division counters,
20 is a window pulse P W forming circuit, 21 is a reset pulse control circuit, P HE is an external horizontal synchronizing signal, and P HI is a control signal.
Claims (1)
るカウンタを有し、この分周出力より水平及び垂
直の各同期信号が形成され、上記カウンタにはリ
セツトパルスの制御回路と、ウインドーパルスの
形成回路とが設けられ、上記制御回路には上記水
平同期信号に基づく制御信号と外部水平同期信号
とが供給されると共に、上記ウインドーパルスが
供給され、このウインドーパルスが得られる期間
に上記外部水平同期信号が存在するときは上記制
御信号にて、そうでないときは上記外部水平同期
信号にて上記カウンタがリセツトされるようにな
された同期信号発生器。1 It has a counter that divides the frequency of the reference signal to form a predetermined frequency-divided output, and each horizontal and vertical synchronization signal is formed from this frequency-divided output, and the counter is equipped with a reset pulse control circuit and a window control circuit. A pulse forming circuit is provided, and the control circuit is supplied with a control signal based on the horizontal synchronizing signal and an external horizontal synchronizing signal, and is also supplied with the window pulse, and a period during which the window pulse is obtained. The synchronizing signal generator is configured such that the counter is reset by the control signal when the external horizontal synchronizing signal is present, and by the external horizontal synchronizing signal otherwise.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245479A JPS55115775A (en) | 1979-02-27 | 1979-02-27 | Synchronizing signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2245479A JPS55115775A (en) | 1979-02-27 | 1979-02-27 | Synchronizing signal generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55115775A JPS55115775A (en) | 1980-09-05 |
| JPS6161308B2 true JPS6161308B2 (en) | 1986-12-25 |
Family
ID=12083149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2245479A Granted JPS55115775A (en) | 1979-02-27 | 1979-02-27 | Synchronizing signal generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55115775A (en) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61164387A (en) * | 1985-01-16 | 1986-07-25 | Matsushita Electric Ind Co Ltd | Video signal processing device |
| JPS61283276A (en) * | 1985-06-10 | 1986-12-13 | Matsushita Electric Ind Co Ltd | Synchronizing signal generator |
| JPS61278277A (en) * | 1985-06-04 | 1986-12-09 | Matsushita Electric Ind Co Ltd | Synchronizing signal generator |
| US4769704A (en) * | 1985-06-04 | 1988-09-06 | Matsushita Electric Industrial Co., Ltd. | Synchronization signal generator |
| JPS61283277A (en) * | 1985-06-10 | 1986-12-13 | Matsushita Electric Ind Co Ltd | Synchronizing signal generator |
| EP0920194A4 (en) * | 1996-08-13 | 2000-11-02 | Fujitsu General Ltd | Pll circuit for digital display device |
-
1979
- 1979-02-27 JP JP2245479A patent/JPS55115775A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55115775A (en) | 1980-09-05 |
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