JP2506649B2 - Vertical synchronizer - Google Patents
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、テレビジョン受像機の垂直同期装置に関す
るものである。Description: TECHNICAL FIELD The present invention relates to a vertical synchronizing device for a television receiver.
近年、テレビジョン受像機、特に液晶テレビジョン受
像機の垂直同期装置においては、複合同期信号から分離
された垂直同期信号を内部クロックで計数して出力する
というように、アナログ入力信号をディジタル信号に置
きかえて利用されるようになってきた。In recent years, in a television receiver, particularly in a vertical synchronizing device of a liquid crystal television receiver, a vertical synchronizing signal separated from a composite synchronizing signal is counted by an internal clock and output, and an analog input signal is converted into a digital signal. It has been replaced and used.
以下図面を参照しながら、従来の垂直同期装置の一例
について説明する。An example of a conventional vertical synchronizing device will be described below with reference to the drawings.
第７図は従来例の垂直同期装置の回路を示すものであ
る。FIG. 7 shows a circuit of a conventional vertical synchronizing apparatus.
同図において、１は水平周波数の２倍の周波数を有す
るクロックパルス（以下、信号ａと呼ぶ）の入力端子、
５はこの信号ａをカウントダウンするとともに基準計数
パルスＥ（以下、信号ｂと呼ぶ）、ウインドウパルスＮ
及びＷを出力するカウンタ／デコーダである。２は複合
同期信号から分離された垂直同期信号（以下、信号ｃと
呼ぶ）の入力端子、６はこの信号ｃとウインドウパルス
Ｎ又はＷとの実質的なAND演算を行うウインドウゲート
回路、14は信号ｃと信号ａとを入力とするラッチ回路
（Ｒ−Ｓフリップフロップ回路）による入力パルス検出
回路、15は所要のパルス幅を持った出力パルスを作成す
る出力パルス発生回路、16は垂直同期出力端子である。
11は垂直同期出力を信号ｂ及びその遅延パルスと比較し
て出力を発生する一致検出回路、12はウインドウパルス
切替信号を発生するｎフィールド遅延回路である。In the figure, 1 is an input terminal of a clock pulse (hereinafter, referred to as signal a) having a frequency twice the horizontal frequency,
Reference numeral 5 counts down the signal a, and a reference counting pulse E (hereinafter referred to as signal b) and a window pulse N.
And a counter / decoder for outputting W. Reference numeral 2 is an input terminal of a vertical synchronizing signal (hereinafter, referred to as signal c) separated from the composite synchronizing signal, 6 is a window gate circuit for performing a substantially AND operation of the signal c and the window pulse N or W, and 14 is An input pulse detection circuit by a latch circuit (RS flip-flop circuit) that receives the signals c and a, 15 is an output pulse generation circuit that creates an output pulse having a required pulse width, and 16 is a vertical synchronization output It is a terminal.
Reference numeral 11 is a coincidence detection circuit for generating an output by comparing the vertical synchronizing output with the signal b and its delay pulse, and 12 is an n-field delay circuit for generating a window pulse switching signal.
以上のように構成された垂直同期装置について、以下
その動作について説明する。The operation of the vertical synchronizing device configured as described above will be described below.
第８図は第７図中の各部の電圧波形を示すものであ
る。FIG. 8 shows the voltage waveform of each part in FIG.
まず、信号ａの上の数字はカウンタ／デコーダ５の計
数値である。いま、（イ）において、垂直同期信号ｃの
前縁が実線及び破線で示すような計数値「522」と計数
値「523」の間にある場合を考える。このときn,o,p,qの
各点の波形は図のようになり、垂直同期出力パルス（以
下、信号ｇと呼ぶ）の前縁は計数値「523」、後縁は計
数値「524.5」で、垂直同期信号が525クロック周期であ
れば次のフィールドより信号ｑの前縁は計数値「52
4」、後縁は「525.5」となり、525周期で計数される。First, the number above the signal a is the count value of the counter / decoder 5. Now, in (a), consider a case where the leading edge of the vertical synchronizing signal c is between the count value "522" and the count value "523" as shown by the solid line and the broken line. At this time, the waveform at each point of n, o, p, and q is as shown in the figure. The leading edge of the vertical synchronizing output pulse (hereinafter referred to as signal g) is the count value "523" and the trailing edge is the count value "524.5. If the vertical synchronization signal is 525 clock cycles, the leading edge of the signal q from the next field is
4 "and the trailing edge is" 525.5 ", which is counted in 525 cycles.
次に、（ロ）において、垂直同期信号ｃの前縁が実線
及び破線で示すような計数値「524」と計数値「525」の
間にある場合を考える。このとき、n,o,p,qの各点では
図のようになり、信号ｑの前縁は計数値「525」、後縁
は計数値「526.5」で、信号ｃが525クロックであれば、
次のフィールドより信号ａの前縁は計数値「524」、後
縁は計数値「525.5」となり、525周期で計数される。Next, in (b), consider a case where the leading edge of the vertical synchronizing signal c is between the count value "524" and the count value "525" as shown by the solid line and the broken line. At this time, as shown in the figure at each point of n, o, p, q, the leading edge of the signal q is the count value "525", the trailing edge is the count value "526.5", and if the signal c is 525 clocks. ,
From the next field, the leading edge of the signal a has a count value "524" and the trailing edge has a count value "525.5", and counting is performed in 525 cycles.
また、このとき、信号ｃの前縁から信号ｑの前縁まで
は一定値となり、安定に同期している。At this time, the value from the leading edge of the signal c to the leading edge of the signal q is a constant value and stable synchronization is achieved.
発明が解決しようとする問題点 しかしながら、上記のような構成では、信号ｃが信号
ａの立ち下がりに接近した場合や、立ち下がりに接近し
しかもその周期が525クロックでなく、（525−α）クロ
ックと（525＋α）クロックの繰返し信号（０＜α＜
１）の場合においては、信号ｃの前縁から信号ｑの前縁
までが一定値とならない。（第８図（イ）の信号ａと
（ロ）の信号ｑの比較参照）。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention However, in the above configuration, when the signal c approaches the trailing edge of the signal a, or when the signal c approaches the trailing edge and the period thereof is not 525 clocks, (525−α) Clock and repetitive signal of (525 + α) clock (0 <α <
In the case of 1), a constant value is not obtained from the leading edge of the signal c to the leading edge of the signal q. (See the comparison between the signal a in FIG. 8A and the signal q in FIG. 8B).
実際、信号ａは水平PLL回路より得ており、そのシス
テムにおいて排他的論理和型の位相比較器を用いた場合
はこの信号ａの位相は大きく変化するものとなるし、ま
た、信号ｃは複合同期信号から積分回路により分離して
得ており、その前縁の位相は信号ａと無関係であるとと
もに積分定数により変化し、かつ奇数フィールドと偶数
フィールドで若干差が生じる。Actually, the signal a is obtained from the horizontal PLL circuit, and when the exclusive OR type phase comparator is used in the system, the phase of the signal a changes greatly, and the signal c is a composite signal. It is obtained separately from the synchronizing signal by an integrating circuit, and the phase of its leading edge is independent of the signal a and changes with the integration constant, and there is a slight difference between the odd field and the even field.
以上のような理由から、前述したように信号ｃの前縁
から信号ｑの前縁までが一定値とならず、具体的には52
4クロックと526クロックの繰返し周期となることによっ
て垂直同期が乱れるという問題点を有していた。For the above reason, as described above, the value from the leading edge of the signal c to the leading edge of the signal q is not a constant value, and specifically, 52
There was a problem that the vertical synchronization was disturbed due to the repetition cycle of 4 clocks and 526 clocks.
本発明は、上記問題点に鑑み、信号ｃ自体の位相変動
及び信号ｃと信号ａの位相関係の変化があっても垂直同
期が乱れることのない垂直同期装置を提供することを目
的とするものである。The present invention has been made in view of the above problems, and an object thereof is to provide a vertical synchronization device in which vertical synchronization is not disturbed even when the phase variation of the signal c itself and the phase relationship between the signal c and the signal a change. Is.
問題点を解決するための手段 上記問題点を解決するために、本発明の垂直同期装置
は、水平同期信号の２倍の周波数で振動するとともに入
力状態と非入力状態の２つの状態を有するクロックパル
スとリセット信号とが入力されるとともにリセット信号
が入力された後次のリセット信号が入力される期間クロ
ックパルスの数を計数しかつこの計数された値が （２×水平同期信号の周波数）／（垂直同期信号の周波
数） で表される値となる３クロックパルス前から （２×水平同期信号の周波数）／（垂直同期信号の周波
数） で表される値となる１クロックパルス前まで信号を出力
する計数手段と、垂直同期信号と前記クロックパルスと
が入力されるとともに前記垂直同期信号が入力されたの
ち最初に前記クロックパルスが非入力状態となるときか
らつぎに前記クロックパルスが入力状態となるまでの期
間信号を出力する入力パルス抜取手段と、前記計数手段
の出力信号と前記入力パルス抜取手段の出力信号とが入
力されるとともに前記計数手段の出力信号が出力されて
いる期間に前記入力パルス抜取手段の出力信号が出力さ
れた場合は前記計数手段の出力信号の後縁に対応して信
号を出力し、前記計数手段の出力信号が出力されていな
い期間に前記入力パルス抜取手段の出力信号が出力され
た場合は前記入力パルス抜取手段の出力信号の後縁に対
応して信号を出力する出力パルス前縁発生手段と、前記
計数手段の出力信号と前記入力パルス抜取手段の出力信
号とが入力されるとともに前記計数手段の出力信号が出
力されている期間に前記入力パルス抜取手段の出力信号
が出力された場合は前記計数手段により計数された値が （２×水平同期信号の周波数）／（垂直同期信号の周波
数） で表される値になった際に信号を出力し、前記計数手段
の出力信号が出力される前に前記入力パルス抜取手段の
出力信号が出力された場合は前記計数手段により計数さ
れた値が （２×水平同期信号の周波数）／（垂直同期信号の周波
数） で表される値の１クロックパルス前に信号を出力し、前
記計数手段の出力信号が出力された後に前記入力パルス
抜取手段の出力信号が出力された場合は前記計数手段に
より計数された値が （２×水平同期信号の周波数）／（垂直同期信号の周波
数） で表される値の１クロックパルス後に信号を出力する出
力パルス後縁発生手段とを備え、前記出力パルス前縁発
生手段の出力信号が出力され前記出力パルス後縁発生手
段の出力信号が出力されるまでの期間前記計数手段に対
するリセット信号と垂直同期出力信号とを出力する構成
としたものである。Means for Solving the Problems In order to solve the above problems, the vertical synchronizing apparatus of the present invention vibrates at twice the frequency of the horizontal synchronizing signal and has a clock having two states, an input state and a non-input state. The number of clock pulses is counted during the period in which the pulse and the reset signal are input and the reset signal is input, and then the next reset signal is input, and the counted value is (2 × frequency of horizontal synchronization signal) / Signals from 3 clock pulses before the value represented by (vertical sync signal frequency) to 1 clock pulse before the value represented by (2 x horizontal sync signal frequency) / (vertical sync signal frequency) When the counting means for outputting, the vertical synchronizing signal and the clock pulse are input and the clock pulse is first in the non-input state after the vertical synchronizing signal is input Next, the input pulse extracting means for outputting a period signal until the clock pulse enters the input state, the output signal of the counting means and the output signal of the input pulse extracting means, and the output of the counting means When the output signal of the input pulse extracting means is output during the period when the signal is being output, the signal is output corresponding to the trailing edge of the output signal of the counting means, and the output signal of the counting means is output. When the output signal of the input pulse extracting means is output during a non-existing period, the output pulse leading edge generating means for outputting a signal corresponding to the trailing edge of the output signal of the input pulse extracting means, and the output signal of the counting means And the output signal of the input pulse extracting means are input, and the output signal of the input pulse extracting means is output during the period in which the output signal of the counting means is output. Outputs a signal when the value counted by the counting means reaches a value represented by (2 × horizontal synchronizing signal frequency) / (vertical synchronizing signal frequency), and the output signal of the counting means is output. If the output signal of the input pulse extracting means is output before the output, the value counted by the counting means is equal to (2 × frequency of horizontal synchronizing signal) / (frequency of vertical synchronizing signal) When a signal is output one clock pulse before, and the output signal of the input pulse extracting means is output after the output signal of the counting means is output, the value counted by the counting means is (2 × horizontal synchronization signal Frequency) / (frequency of vertical synchronization signal), and an output pulse trailing edge generating means for outputting a signal after one clock pulse of a value represented by After the pulse The configuration is such that the reset signal and the vertical synchronizing output signal for the counting means are output until the output signal of the edge generating means is output.
作用 本発明は、上記した回路によって、信号ａは２クロッ
ク分の位相余裕を持ち、この位相より前あるいは後ろに
ずれると次のフィールドで位相余裕の中心（ほぼ前後１
クロック）に入るようにカウンタの計数値を補正する。
したがって、その後、垂直同期信号自体の位相変化及び
信号ａと信号ｃの位相関係の変化が１クロック以内であ
れば垂直同期は乱れない。したがって、同期が乱れたま
ま持続することがないこととなる。The present invention uses the above circuit to allow the signal a to have a phase margin of two clocks, and if it shifts before or after this phase, the center of the phase margin (nearly 1
The count value of the counter is corrected so as to enter the clock).
Therefore, after that, if the phase change of the vertical synchronizing signal itself and the change of the phase relationship between the signals a and c are within one clock, the vertical synchronization is not disturbed. Therefore, the synchronization does not continue to be disturbed.
実施例 以下本発明の一実施例の垂直同期装置について、図面
を参照しながら説明する。Embodiment A vertical synchronizing apparatus according to an embodiment of the present invention will be described below with reference to the drawings.
なお、本実施例においては （２×水平同期信号の周波数）／（垂直同期信号の周波
数）＝525 の場合について説明する。In this embodiment, the case of (2 × horizontal synchronizing signal frequency) / (vertical synchronizing signal frequency) = 525 will be described.
第１図は本発明の一実施例における垂直同期装置の回
路を示すものである。FIG. 1 shows a circuit of a vertical synchronizing device in an embodiment of the present invention.
同図において、１は水平周波数の２倍の周波数の信号
ａの入力端子、５はこの信号ａを垂直周波数までカウン
トダウンするとともに信号ｂ、ウインドウパルスＮ及び
Ｗを出力する計数手段であるカウンタ／デコーダであ
る。２は複合同期信号から分離された信号ｃの入力端
子、６はこの信号ｃとウインドウパルスＮ又はＷの実質
的なAND演算を行うウインドウゲート回路、７は信号ｃ
と信号ａとを入力とし所要のパルスを抜取る入力パルス
抜取手段である入力パルス抜取回路、８はこの入力パル
ス抜取回路７の出力信号をカウンタ／デコーダ５の信号
ｂと比較し、パルスの前縁を制御して出力パルスを発生
する出力パルス前縁発生手段である出力パルス前縁発生
回路、９は入力パルス抜取回路７の出力信号をカウンタ
／デコーダ５の信号ｂと比較し出力パルスの後縁を制御
すべく計数を補正する計数補正回路、10はその計数によ
りパルスの後縁を調製して出力パルスを発生する出力パ
ルス後縁発生回路である。なお、計数補正回路９および
出力パルス後縁発生回路10により出力パルス後縁発生手
段が構成されている。11は垂直同期出力信号（以下、信
号ｋと呼ぶ）を信号ｂとそのディレイパルスと比較して
出力を発生する一致検出回路、12はウインドウパルス切
替信号を発生するｎフィールド遅延回路である。13は垂
直同期出力端子、3,4はＤフリップフロップのリセット
入力端子である。In the figure, 1 is an input terminal for a signal a having a frequency twice the horizontal frequency, and 5 is a counter / decoder which is a counting means for counting down the signal a to a vertical frequency and outputting a signal b, window pulses N and W. Is. Reference numeral 2 is an input terminal for the signal c separated from the composite synchronizing signal, 6 is a window gate circuit for performing a substantial AND operation of the signal c and the window pulse N or W, and 7 is a signal c
An input pulse extracting circuit, which is an input pulse extracting means for extracting a desired pulse by inputting the input signal and the signal a, 8 compares the output signal of the input pulse extracting circuit 7 with the signal b of the counter / decoder 5, and outputs the pulse before the pulse. An output pulse leading edge generating circuit, which is an output pulse leading edge generating means for controlling an edge to generate an output pulse, 9 compares the output signal of the input pulse extracting circuit 7 with the signal b of the counter / decoder 5 and outputs the output pulse. A count correction circuit that corrects the count to control the edge, and 10 is an output pulse trailing edge generation circuit that adjusts the trailing edge of the pulse by the count and generates an output pulse. The count correction circuit 9 and the output pulse trailing edge generation circuit 10 constitute output pulse trailing edge generation means. Reference numeral 11 is a coincidence detection circuit that generates an output by comparing a vertical synchronization output signal (hereinafter referred to as signal k) with signal b and its delay pulse, and 12 is an n-field delay circuit that generates a window pulse switching signal. Reference numeral 13 is a vertical synchronizing output terminal, and 3 and 4 are reset input terminals of the D flip-flop.
以上のように構成された垂直同期装置について、以下
その動作について説明する。The operation of the vertical synchronizing device configured as described above will be described below.
第２図〜第５図は第１図中の各部の電圧波形を示すも
のであり、信号ｃの位相とカウンタ／デコーダ５の計数
値により４通りの場合について考える。各々の図におい
て、（イ）は（ア）に続く次のフィールドにおける電圧
波形を示す。2 to 5 show the voltage waveforms of the respective parts in FIG. 1, and four cases will be considered depending on the phase of the signal c and the count value of the counter / decoder 5. In each figure, (a) shows the voltage waveform in the next field following (a).
また、カウンタ／デコーダ５の信号ｂの前縁は計数値
「522」、後縁は計数値「524」となっており、この一定
の範囲の間、カウンタ／デコーダ５は信号ｂを発生す
る。Further, the signal "b" of the counter / decoder 5 has the count value "522" at the leading edge and the count value "524" at the trailing edge, and the counter / decoder 5 generates the signal "b" during this fixed range.
まず、第２図（ア）において、信号ｃの前縁が、実線
及び破線で示すような計数値「520.5」と「521.5」の間
にある場合を考える。信号ａと信号ｃを入力とするラッ
チ回路の一方の出力信号ｄは図のようになり、入力パル
ス抜取回路７の出力信号ｆが得られる。この出力信号ｆ
と信号ｂとを入力するラッチ回路の出力信号ｇは、この
とき信号ｂが発生しておらず低レベルであるため信号ｆ
の逆極性の信号が得られる。そして、出力パルス前縁発
生回路８の出力信号ｈは信号ｇの後縁である計数値「52
1.5」で立上がるパルスとなる。また、計数補正回路９
の出力ｉはパルス前縁発生回路８の出力が立ち上がって
から３クロックを発生し、出力パルス後縁発生回路10に
入力する。出力パルス後縁発生回路10の出力信号ｊは信
号ｉの３クロック目計数値「524」で立ち下がる信号と
なる。信号ｋは信号ｈと信号ｊのNAND演算で得られ、前
縁が計数値「521.5」、後縁が計数値「524」のパルスと
なる。計数値「521.5」でカウンタ／デコーダ５をリセ
ットしているため、当然ながら、信号ｂ及びディレイパ
ルスｌは発生せず、一致検出回路11の出力信号ｍは低レ
ベルである。上記のように、（ア）において信号ｋが計
数値「524」でカウンタ／デコーダ５のリセットを解除
するため、次のフィールド（イ）において、信号ｃの前
縁は計数値「521.5」と計数値「522.5」の間になる。こ
のときの動作は第３図（ア）において説明する。First, consider the case where the leading edge of the signal c is between the count values "520.5" and "521.5" as shown by the solid and broken lines in FIG. One output signal d of the latch circuit which receives the signal a and the signal c is as shown in the figure, and the output signal f of the input pulse extracting circuit 7 is obtained. This output signal f
The output signal g of the latch circuit for inputting the signal b and the signal b is at a low level because the signal b is not generated at this time, and thus the signal f
A signal of opposite polarity is obtained. The output signal h of the output pulse leading edge generation circuit 8 is the count value "52" which is the trailing edge of the signal g.
The pulse rises at 1.5 ”. In addition, the count correction circuit 9
The output i of 3 is generated 3 clocks after the output of the pulse leading edge generating circuit 8 rises, and is input to the output pulse trailing edge generating circuit 10. The output signal j of the output pulse trailing edge generation circuit 10 becomes a signal which falls at the count value "524" of the third clock of the signal i. The signal k is obtained by the NAND operation of the signal h and the signal j, and becomes a pulse having the count value "521.5" at the leading edge and the count value "524" at the trailing edge. Since the counter / decoder 5 is reset with the count value "521.5", the signal b and the delay pulse 1 are naturally not generated, and the output signal m of the coincidence detection circuit 11 is at a low level. As described above, in (a), the signal k releases the reset of the counter / decoder 5 when the count value is "524". Therefore, in the next field (a), the leading edge of the signal c is counted as "521.5". It will be between "522.5". The operation at this time will be described with reference to FIG.
第３図（ア）において、垂直同期信号ｃの前縁が実線
及び破線で示すような計数値「521.5」と「522.5」の間
にある場合を考える。信号ａと信号ｃとを入力とするラ
ッチ回路の一方の出力信号ｄは図のようになり、これを
後の回路で第１のパルスのみを抜取り、出力信号ｆが得
られる。この出力信号ｆと信号ｂを入力とするラッチの
出力信号ｇは、信号ｆの前縁で立ち上がり、信号ｂの後
縁で立ち下がるパルスとなる。そして出力パルス前縁発
生回路８の出力信号ｈは信号ｇの後縁計数値「524」で
立ち上がるパルスとなる。また、計数補正回路９の出力
信号ｉは、信号ｆで１クロックを発生し信号ｈが立ち上
がってから２クロックを発生し、出力パルス後縁発生回
路10に入力する。出力パルス後縁発生回路10の出力信号
ｊは信号ｉの３クロック目の計数値「525」で立ち下が
るパルスとなる。垂直同期出力信号ｋは信号ｈと信号ｊ
のNAND演算で得られ前縁が計数値「524」で後縁が計数
値「525」のパルスとなる。一致検出回路11より出力信
号ｍが得られる。In FIG. 3A, consider a case where the leading edge of the vertical synchronizing signal c is between the count values "521.5" and "522.5" as shown by the solid and broken lines. One output signal d of the latch circuit that receives the signal a and the signal c is as shown in the figure, and only the first pulse is extracted in the subsequent circuit to obtain the output signal f. The output signal g of the latch which receives the output signal f and the signal b becomes a pulse which rises at the leading edge of the signal f and falls at the trailing edge of the signal b. Then, the output signal h of the output pulse leading edge generating circuit 8 becomes a pulse which rises at the trailing edge count value "524" of the signal g. The output signal i of the count correction circuit 9 generates 1 clock by the signal f, generates 2 clocks after the signal h rises, and inputs it to the output pulse trailing edge generation circuit 10. The output signal j of the output pulse trailing edge generation circuit 10 is a pulse which falls at the count value "525" of the third clock of the signal i. The vertical synchronization output signal k is the signal h and the signal j.
The leading edge is a pulse with the count value "524" and the trailing edge is the count value "525" obtained by the NAND operation of. The output signal m is obtained from the coincidence detection circuit 11.
上記のように、（ア）において信号ｋが計数値「52
5」でカウンタ／デコーダ５のリセットを解除するた
め、次のフィールド（イ）も（ア）と同じ繰返しとな
る。As described above, in (a), the signal k has the count value "52".
Since the reset of the counter / decoder 5 is released at "5", the next field (a) is also repeated the same as (a).
第４図（ア）は垂直同期信号ｃの前縁が実線及び破線
で示すような計数値「522.5」と計数値「523.5」の間に
ある場合で、垂直同期出力信号ｋは前縁が計数値「52
4」で後縁が計数値「525」のパルスとなる。次のフィー
ルド（イ）も（ア）と同じ繰返しとなる。FIG. 4A shows the case where the leading edge of the vertical synchronizing signal c is between the count value "522.5" and the count value "523.5" as shown by the solid line and the broken line, and the vertical synchronizing output signal k is measured at the leading edge. Numerical value "52
At "4", the trailing edge becomes a pulse with a count value of "525". The next field (a) is also repeated as in (a).
第５図（ア）は信号ｃの前縁が計数値「523.5」と計
数値「524」の間にある場合で、垂直同期出力信号ｋは
前縁が計数値「524.5」で後縁が計数値「526」のパルス
となる。このとき、信号ｂの後縁は計数値「524」、デ
ィレイパルスｌの後縁は計数値「524.5」であるため、
一致検出回路11の出力信号ｍは低レベルのままである。FIG. 5 (a) shows the case where the leading edge of the signal c is between the count value "523.5" and the count value "524", and the vertical synchronizing output signal k has the count value "524.5" at the leading edge and the trailing edge. It becomes a pulse of numerical value "526". At this time, since the trailing edge of the signal b is the count value "524" and the trailing edge of the delay pulse l is the count value "524.5",
The output signal m of the coincidence detection circuit 11 remains low level.
また、上記のように、（ア）において信号ｋが「52
6」でカウンタ／デコーダ５のリセットを解除するた
め、次のフィールド（イ）において信号ｃの前縁は計数
値「522.5」と計数値「523.5」の間になる。このときの
動作は、前記した第４図（ア）と同一である。In addition, as described above, the signal k is "52" in (a).
Since the reset of the counter / decoder 5 is released at 6 ", the leading edge of the signal c in the next field (a) is between the count value" 522.5 "and the count value" 523.5 ". The operation at this time is the same as that shown in FIG.
以上のように、第２図より第５図までを用いて説明し
た動作を、信号ｃと垂直同期出力信号ｋ及び一致検出出
力信号ｍの関係に限って表わすと第６図のようになる。As described above, the operation described with reference to FIGS. 2 to 5 is limited to the relationship between the signal c, the vertical synchronizing output signal k, and the coincidence detection output signal m, as shown in FIG.
第６図（イ），（ロ），（ハ）において、C1の矢印は
あるフィールドでの信号ｃの入力範囲、ｋはそのときの
垂直同期出力信号、ｍはそのときの一致検出出力信号、
C2は次のフィールドでの信号ｃの入力範囲である。い
ま、カウンタ／デコーダ５の計数値を基準にすると、図
のように表わされる。（イ）は第２図で示した動作、
（ロ）は第３図，第４図で示した動作、（ハ）は第５図
で示した動作である。In FIGS. 6A, 6B, and 6C, the arrow C 1 represents the input range of the signal c in a certain field, k is the vertical synchronization output signal at that time, and m is the coincidence detection output signal at that time. ,
C 2 is the input range of the signal c in the next field. Now, when the count value of the counter / decoder 5 is used as a reference, it is expressed as shown in the figure. (A) shows the operation shown in FIG.
(B) shows the operation shown in FIGS. 3 and 4, and (C) shows the operation shown in FIG.
第６図で明らかなように、信号ｃは、C1が計数値「52
1.5」より少し前であるとC2が計数値「522.5」より少し
前に、またC1が計数値「523.5」より少し後ろであればC
2が計数値「522.5」より少し後ろになり、計数値「522.
5」を中心に前後１クロック以内はC1とC2が変化せず安
定である。As is apparent from FIG. 6, in the signal c, C 1 has a count value of “52”.
If C 2 is slightly before 1.5 "and slightly before C 52, and if C 1 is slightly after 523.5, C 2
2 is slightly behind the count value `` 522.5 '', and the count value `` 522.
Within 1 clock before and after centering on "5", C 1 and C 2 do not change and are stable.
したがって、信号ａを基準にしたとき、信号ｃの位相
変化が前後１クロック以内であれば、次のフィールド以
降では垂直同期出力信号ｋは安定となり、このとき一致
検出出力信号ｍが発生する。Therefore, when the phase change of the signal c is within 1 clock before and after the reference of the signal a, the vertical synchronization output signal k becomes stable in the next field and thereafter, and the coincidence detection output signal m is generated at this time.
したがって、垂直同期信号ｃの小さな位相変動によっ
て常に垂直同期出力ｋが前後するといった不安定な状態
を繰返すことがなく、垂直同期が安定化される。Therefore, an unstable state in which the vertical synchronization output k always moves back and forth due to a small phase variation of the vertical synchronization signal c is not repeated, and the vertical synchronization is stabilized.
以上のように、本実施例によれば、垂直同期信号が入
力されるカウンタの計数値によって、垂直同期出力信号
の前縁及び後縁を制御して発生する回路を備えたことに
より、垂直同期信号は２クロック分の位相余裕を持ち、
この位相より前あるいは後ろにずれると次のフィールド
で位相余裕の中心（ほぼ前後１クロック）に入るように
計数を補正する。したがって、その後、垂直同期信号自
体の位相変動及び垂直同期信号とクロックの位相関係の
変化が１クロック以内であれば垂直同期は乱れない。し
たがって、同期が乱れたまま持続することがないため、
垂直同期が極めて安定化できる。As described above, according to the present embodiment, the vertical synchronization signal is provided by providing the circuit that controls and generates the leading edge and the trailing edge of the vertical synchronization output signal according to the count value of the counter. The signal has a phase margin of 2 clocks,
If the phase shifts before or after this phase, the count is corrected so as to enter the center of the phase margin (approximately one clock before and after) in the next field. Therefore, thereafter, if the phase fluctuation of the vertical synchronization signal itself and the change in the phase relationship between the vertical synchronization signal and the clock are within one clock, the vertical synchronization is not disturbed. Therefore, because the synchronization does not continue to be disturbed,
Vertical synchronization can be extremely stabilized.
なお本実施例では、垂直周波数が水平周波数の２倍の
周波数の1/525、すなわち525を一定値とするNTSC信号に
対する垂直同期装置について説明したが、垂直周波数が
水平周波数の２倍の周波数の1/625、すなわち625を一定
値とするCCIR信号に対する垂直同期装置についても、カ
ウンタ／デコーダの出力E,N,Wを525周期用から625周期
用の値に変更するだけで、本実施例と同一の効果が得ら
れる。In this embodiment, the vertical synchronizing device for the NTSC signal in which the vertical frequency is 1/525 of the frequency twice the horizontal frequency, that is, 525 is a constant value has been described, but the vertical frequency is twice the horizontal frequency. With respect to the vertical synchronizing device for 1/625, that is, the CCIR signal in which 625 is a constant value, the output E, N, W of the counter / decoder is changed from the value for 525 cycles to the value for 625 cycles, and The same effect is obtained.
発明の効果 以上のように、本発明によれば、入力される垂直同期
信号を水平周波数の２倍の周波数のクロックパルスを分
周するカウンタの基準計数出力と比較して、出力パルス
の前縁を制御して発生する回路と、出力パルスの制御を
調整して発生する回路とを備えたことにより、垂直同期
信号自体の位相変動及び垂直同期信号とクロックの位相
関係の変化に対する垂直同期の乱れを無くすることがで
きるものである。As described above, according to the present invention, the input vertical synchronizing signal is compared with the reference count output of the counter that divides the clock pulse having a frequency twice the horizontal frequency, and the leading edge of the output pulse is compared. By providing a circuit for generating and controlling the output pulse and a circuit for adjusting and controlling the output pulse, disturbance of the vertical synchronization due to the phase fluctuation of the vertical synchronizing signal itself and the change of the phase relationship between the vertical synchronizing signal and the clock. Can be eliminated.
【図面の簡単な説明】 第１図は本発明の一実施例における垂直同期装置の回路
図、第２図〜第５図は第１図中の各部の電圧波形図、第
６図は同回路の動作説明図、第７図は従来例の垂直同期
装置の回路図、第８図はその各部の電圧波形図である。 １……クロック入力端子、２……垂直同期信号入力端
子、3,4……リセット入力端子、７……入力パルス抜取
回路、８……出力パルス前縁発生回路、９……計数補正
回路、10……出力パルス後縁発生回路、11……一致検出
回路、13,16……垂直同期出力端子、14……入力パルス
検出回路、15……出力パルス発生回路。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit diagram of a vertical synchronizing device according to an embodiment of the present invention, FIGS. 2 to 5 are voltage waveform diagrams of respective parts in FIG. 1, and FIG. 6 is the same circuit. FIG. 7 is a circuit diagram of a conventional vertical synchronizing device, and FIG. 8 is a voltage waveform diagram of each part thereof. 1 ... Clock input terminal, 2 ... Vertical sync signal input terminal, 3, 4 ... Reset input terminal, 7 ... Input pulse sampling circuit, 8 ... Output pulse leading edge generation circuit, 9 ... Count correction circuit, 10 …… Output pulse trailing edge generation circuit, 11 …… Match detection circuit, 13,16 …… Vertical synchronization output terminal, 14 …… Input pulse detection circuit, 15 …… Output pulse generation circuit.
Claims (1)
ともに入力状態と非入力状態の２つの状態を有するクロ
ックパルスとリセット信号とが入力されるとともにリセ
ット信号が入力された後次のリセット信号が入力される
期間クロックパルスの数を計数しかつこの計数された値
が （２×水平同期信号の周波数）／（垂直同期信号の周波
数） で表される値となる３クロックパルス前から （２×水平同期信号の周波数）／（垂直同期信号の周波
数） で表される値となる１クロックパルス前まで信号を出力
する計数手段と、垂直同期信号と前記クロックパルスと
が入力されるとともに前記垂直同期信号が入力されたの
ち最初に前記クロックパルスが非入力状態となるときか
らつぎに前記クロックパルスが入力状態となるまでの期
間信号を出力する入力パルス抜取手段と、前記計数手段
の出力信号と前記入力パルス抜取手段の出力信号とが入
力されるとともに前記計数手段の出力信号が出力されて
いる期間に前記入力パルス抜取手段の出力信号が出力さ
れた場合は前記計数手段の出力信号の後縁に対応して信
号を出力し、前記計数手段の出力信号が出力されていな
い期間に前記入力パルス抜取手段の出力信号が出力され
た場合は前記入力パルス抜取手段の出力信号の後縁に対
応して信号を出力する出力パルス前縁発生手段と、前記
計数手段の出力信号と前記入力パルス抜取手段の出力信
号とが入力されるとともに前記計数手段の出力信号が出
力されている期間に前記入力パルス抜取手段の出力信号
が出力された場合は前記計数手段により計数された値が （２×水平同期信号の周波数）／（垂直同期信号の周波
数） で表される値になった際に信号を出力し、前記計数手段
の出力信号が出力される前に前記入力パルス抜取手段の
出力信号が出力された場合は前記計数手段により計数さ
れた値が （２×水平同期信号の周波数）／（垂直同期信号の周波
数） で表される値の１クロックパルス前に信号を出力し、前
記計数手段の出力信号が出力された後に前記入力パルス
抜取手段の出力信号が出力された場合は前記計数手段に
より計数された値が （２×水平同期信号の周波数）／（垂直同期信号の周波
数） で表される値の１クロックパルス後に信号を出力する出
力パルス後縁発生手段とを備え、前記出力パルス前縁発
生手段の出力信号が出力され前記出力パルス後縁発生手
段の出力信号が出力されるまでの期間前記計数手段に対
するリセット信号と垂直同期出力信号とを出力する構成
とした垂直同期装置。1. A clock pulse which oscillates at twice the frequency of a horizontal synchronizing signal and which has two states, an input state and a non-input state, and a reset signal, and a reset signal, and then the next reset. From 3 clock pulses before counting the number of clock pulses during the period when the signal is input and the counted value becomes a value represented by (2 × horizontal synchronizing signal frequency) / (vertical synchronizing signal frequency) 2 × horizontal synchronizing signal frequency) / (vertical synchronizing signal frequency) A counting means for outputting a signal up to one clock pulse before, which is a value represented by: vertical synchronizing signal and the clock pulse, After the vertical synchronizing signal is input, the signal is output for the period from the time when the clock pulse is initially in the non-input state to the time when the clock pulse is next in the input state. The input pulse sampling means, the output signal of the counting means and the output signal of the input pulse sampling means are input, and the output signal of the input pulse sampling means is output during the period in which the output signal of the counting means is being output. When the output signal of the counting means is output corresponding to the trailing edge of the output signal of the counting means, and when the output signal of the input pulse extracting means is output during the period when the output signal of the counting means is not output, The output pulse leading edge generating means for outputting a signal corresponding to the trailing edge of the output signal of the input pulse extracting means, the output signal of the counting means and the output signal of the input pulse extracting means, and the counting means When the output signal of the input pulse extracting means is output during the period in which the output signal of is output, the value counted by the counting means is (2 × frequency of horizontal synchronizing signal) / ( When the output signal of the input pulse extracting means is output before the output signal of the counting means is output, the counting means is output. The signal counted by is output 1 clock pulse before the value represented by (2 × horizontal sync signal frequency) / (vertical sync signal frequency), and after the output signal of the counting means is output. When the output signal of the input pulse extracting means is output, one clock pulse after the value counted by the counting means is represented by (2 × horizontal synchronizing signal frequency) / (vertical synchronizing signal frequency) Output pulse trailing edge generating means for outputting a signal, and a period for resetting the counting means during a period until the output signal of the output pulse leading edge generating means is output and the output signal of the output pulse trailing edge generating means is output. Configured to output the preparative signal and the vertical sync output signal and the vertical synchronizing device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60278260A JP2506649B2 (en) | 1985-12-11 | 1985-12-11 | Vertical synchronizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60278260A JP2506649B2 (en) | 1985-12-11 | 1985-12-11 | Vertical synchronizer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62136972A JPS62136972A (en) | 1987-06-19 |
| JP2506649B2 true JP2506649B2 (en) | 1996-06-12 |
Family
ID=17594858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60278260A Expired - Lifetime JP2506649B2 (en) | 1985-12-11 | 1985-12-11 | Vertical synchronizer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2506649B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03141392A (en) * | 1989-10-27 | 1991-06-17 | Nec Ic Microcomput Syst Ltd | Horizontal synchronizing pulse measuring circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5219930B2 (en) * | 1972-05-16 | 1977-05-31 |
-
1985
- 1985-12-11 JP JP60278260A patent/JP2506649B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62136972A (en) | 1987-06-19 |
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