JPS6161199B2 - - Google Patents
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- JPS6161199B2 JPS6161199B2 JP53149363A JP14936378A JPS6161199B2 JP S6161199 B2 JPS6161199 B2 JP S6161199B2 JP 53149363 A JP53149363 A JP 53149363A JP 14936378 A JP14936378 A JP 14936378A JP S6161199 B2 JPS6161199 B2 JP S6161199B2
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- 230000000415 inactivating effect Effects 0.000 claims description 2
- 238000009877 rendering Methods 0.000 claims description 2
- 230000015654 memory Effects 0.000 description 16
- 240000007320 Pinus strobus Species 0.000 description 15
- 239000004065 semiconductor Substances 0.000 description 10
- 230000004913 activation Effects 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/06—Address interface arrangements, e.g. address buffers
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
【発明の詳細な説明】
本発明は半導体素子によつて構成された半導体
回路に関するものである。
回路に関するものである。
以下の説明はすべて絶縁ゲート型電界効果トラ
ンジスタのうち、代表的なMOSトランジスタ
（以下MOSTと称す）を用い、かつＮチヤネル
MOSTで行ない、高レベルが論理“１”レベル
であり、低レベルが論理“０”レベルである。し
かし回路的にはＰチヤネルMOSTでも本質的に
同様である。
ンジスタのうち、代表的なMOSトランジスタ
（以下MOSTと称す）を用い、かつＮチヤネル
MOSTで行ない、高レベルが論理“１”レベル
であり、低レベルが論理“０”レベルである。し
かし回路的にはＰチヤネルMOSTでも本質的に
同様である。
大規模集積回路（LSI）を用いたICメモリの開
発は急激な進歩を遂げ16Kから64Kの時代に入ろ
うとしている。ダイナミツクメモリにおいては行
アドレスストローブ（以下と称す）、列アド
レスストローブ（以下と称す）の２本の外
部制御信号によつて動作を行なう多重アドレス方
式が主流になつている。多重アドレス方式のメモ
リでは信号によつて行アドレスバツフア、
行デコーダ及び行デコーダによつて選ばれた行線
に接続されている一連のメモリセルのリフレツシ
ユ（再書き込み）動作を行ない、信号によ
つて上記メモリセルとチツプ外部回路の間でデー
タの転送（書き込み、読み出し）の動作を制御す
るようになつている。このように行アドレス系の
内部動作と列アドレス系の内部動作が分離できる
ため、１本の外部制御信号では不可能であつた行
線に接続されている一連のメモリセルに対して複
数組の列アドレス信号及び信号を順次追加
することにより１つの信号の活性化期間内
に複数個のメモリセルに対して書き込み、読み出
し動作が可能となつた。以下この動作をページモ
ードと称す。まず従来の回路方式での列デコーダ
の動作を第１図を使つて説明する。第２図は選択
される場合の各接点の波形であり、第３図は非選
択の場合の波形である。第１図においてMOST
Ｑ１はプリチヤージ用トランジスタであり、
MOST Ｑ４，Ｑ５，Ｑ６はアドレス・バツフア
の真補出力IN1…INoをゲート入力に持つ入力トラ
ンジスタである。MOST Ｑ３は列線駆動用トラ
ンジスタであり、MOST Ｑ２はインピーダンス
変換を行なうトランジスタである。信号が
リセツト状態では内部信号φ２，φ３は共に
“１”レベルで接点１，２は“１”にプリチヤー
ジされる。また列線駆動信号Doutはφ１が
“０”でMOST Ｑ３が導通しているので“０”
状態になつている。ただしMOST Q1，Q4，Q5，
Q6で構成されているNOR回路の入力信号IN1，
IN2，…，INoはリセツト時には“０”になる必要
がある。信号が活性化してプリチヤージ信
号φ３が“０”となり、その後列アドレス信号に
応じたアドレス・バツフアの真補信号が決定す
る。選択デコーダの接点１，２の電位は入力信号
IN1，IN2，…，INoがすべて“０”であるため
“１”をそのまま保ち、非選択デコーダのそれは
入力信号のうち少くとも１個が“１”になつてお
りそのトランジスタを通して接地電位に放電され
“０”となる。φ１は接点１，２の電位が決つた
後“１”に活性化され選択デコーダのMOST Ｑ
３のみが導通（ON）しその出力が“１”とな
る。非選択デコーダは接点２が“０”になつてい
るため非導通（OFF）となりその出力は“０”
のままである。この状態は信号がリセツト
されるまで続き、信号がリセツトになれば
入力信号IN1，IN2，…，INoが“０”，φ１が
“０”となつた後にφ３が“１”と変化し、接点
１，２をプリチヤージして１サイクルを終了す
る。ページモードの場合上記動作を複数の列アド
レス信号に対して行ない、サイクルタイムの短縮
を計つているがリセツト時の動作すなわち列アド
レス・バツフアのリセツト・プリチヤージ、列デ
コーダのリセツト・プリチヤージに時間がかかり
サイクルタイムの大巾な短縮には至つていない。
さらにリセツト時に行なう列デコーダのプリチヤ
ージには大電流を要し、データバスライン、出力
回路、入力回路の充電電流と時刻が重なりそのピ
ーク電流は非常に大きくなる。このピーク電流は
大容量のメモリになるに従い列デコーダの個数が
増加する場合は特に問題となる。ピーク電流の増
大はICメモリを使つたシステムでの設計がむず
かしくなるだけでなく信頼性の低下をもたらす。
発は急激な進歩を遂げ16Kから64Kの時代に入ろ
うとしている。ダイナミツクメモリにおいては行
アドレスストローブ（以下と称す）、列アド
レスストローブ（以下と称す）の２本の外
部制御信号によつて動作を行なう多重アドレス方
式が主流になつている。多重アドレス方式のメモ
リでは信号によつて行アドレスバツフア、
行デコーダ及び行デコーダによつて選ばれた行線
に接続されている一連のメモリセルのリフレツシ
ユ（再書き込み）動作を行ない、信号によ
つて上記メモリセルとチツプ外部回路の間でデー
タの転送（書き込み、読み出し）の動作を制御す
るようになつている。このように行アドレス系の
内部動作と列アドレス系の内部動作が分離できる
ため、１本の外部制御信号では不可能であつた行
線に接続されている一連のメモリセルに対して複
数組の列アドレス信号及び信号を順次追加
することにより１つの信号の活性化期間内
に複数個のメモリセルに対して書き込み、読み出
し動作が可能となつた。以下この動作をページモ
ードと称す。まず従来の回路方式での列デコーダ
の動作を第１図を使つて説明する。第２図は選択
される場合の各接点の波形であり、第３図は非選
択の場合の波形である。第１図においてMOST
Ｑ１はプリチヤージ用トランジスタであり、
MOST Ｑ４，Ｑ５，Ｑ６はアドレス・バツフア
の真補出力IN1…INoをゲート入力に持つ入力トラ
ンジスタである。MOST Ｑ３は列線駆動用トラ
ンジスタであり、MOST Ｑ２はインピーダンス
変換を行なうトランジスタである。信号が
リセツト状態では内部信号φ２，φ３は共に
“１”レベルで接点１，２は“１”にプリチヤー
ジされる。また列線駆動信号Doutはφ１が
“０”でMOST Ｑ３が導通しているので“０”
状態になつている。ただしMOST Q1，Q4，Q5，
Q6で構成されているNOR回路の入力信号IN1，
IN2，…，INoはリセツト時には“０”になる必要
がある。信号が活性化してプリチヤージ信
号φ３が“０”となり、その後列アドレス信号に
応じたアドレス・バツフアの真補信号が決定す
る。選択デコーダの接点１，２の電位は入力信号
IN1，IN2，…，INoがすべて“０”であるため
“１”をそのまま保ち、非選択デコーダのそれは
入力信号のうち少くとも１個が“１”になつてお
りそのトランジスタを通して接地電位に放電され
“０”となる。φ１は接点１，２の電位が決つた
後“１”に活性化され選択デコーダのMOST Ｑ
３のみが導通（ON）しその出力が“１”とな
る。非選択デコーダは接点２が“０”になつてい
るため非導通（OFF）となりその出力は“０”
のままである。この状態は信号がリセツト
されるまで続き、信号がリセツトになれば
入力信号IN1，IN2，…，INoが“０”，φ１が
“０”となつた後にφ３が“１”と変化し、接点
１，２をプリチヤージして１サイクルを終了す
る。ページモードの場合上記動作を複数の列アド
レス信号に対して行ない、サイクルタイムの短縮
を計つているがリセツト時の動作すなわち列アド
レス・バツフアのリセツト・プリチヤージ、列デ
コーダのリセツト・プリチヤージに時間がかかり
サイクルタイムの大巾な短縮には至つていない。
さらにリセツト時に行なう列デコーダのプリチヤ
ージには大電流を要し、データバスライン、出力
回路、入力回路の充電電流と時刻が重なりそのピ
ーク電流は非常に大きくなる。このピーク電流は
大容量のメモリになるに従い列デコーダの個数が
増加する場合は特に問題となる。ピーク電流の増
大はICメモリを使つたシステムでの設計がむず
かしくなるだけでなく信頼性の低下をもたらす。
本発明の目的はピーク電流を抑制し、信頼性を
向上せしめた半導体回路を提供することにある。
向上せしめた半導体回路を提供することにある。
本発明による半導体回路は、ストローブ信号の
不活性期間にプリチヤージ接点のプリチヤージを
行ない、上記ストローブ信号の活性期間に出力を
発生するデコーダ回路を有し、該デコーダ回路は
該プリチヤージ接点をプリチヤージするプリチヤ
ージ手段と、出力トランジスタと、該出力トラン
ジスタのゲートと該プリチヤージ接点とを接続す
る接続手段と、複数の入力信号を受け該プリチヤ
ージ接点にプリチヤージされた電荷を選択的に放
電する論理手段と、上記ストローブ信号が活性期
間に入ると導通状態にある上記接続手段を介し
て、上記論理手段によつて該出力トランジスタの
ゲート電位を決定する手段と、該出力トランジス
タを付勢することによつて上記ゲート電位に対応
したデコーダ出力を発生させる手段と、上記スト
ローブ信号の活性期間内において該接続手段を不
導通状態として上記出力トランジスタのゲートを
上記プリチヤージ接点から電気的に切り離す手段
と、上記プリチヤージ接点が該出力トランジスタ
のゲートから切り離された後上記論理手段を非動
作状態にして上記プリチヤージ接点のプリチヤー
ジを開始する手段とを有することを特徴とする。
本発明によれば、デコーダの出力が発生されてい
る期間にプリチヤージ接点のプリチヤージを並行
して開始するために、デコーダの出力期間が終了
した後に速かにデコーダを出力発生状態とするこ
と、すなわち、外部からのみかけ上のプリチヤー
ジ期間を大幅に短縮し、高速動作を可能とするこ
とができる。
不活性期間にプリチヤージ接点のプリチヤージを
行ない、上記ストローブ信号の活性期間に出力を
発生するデコーダ回路を有し、該デコーダ回路は
該プリチヤージ接点をプリチヤージするプリチヤ
ージ手段と、出力トランジスタと、該出力トラン
ジスタのゲートと該プリチヤージ接点とを接続す
る接続手段と、複数の入力信号を受け該プリチヤ
ージ接点にプリチヤージされた電荷を選択的に放
電する論理手段と、上記ストローブ信号が活性期
間に入ると導通状態にある上記接続手段を介し
て、上記論理手段によつて該出力トランジスタの
ゲート電位を決定する手段と、該出力トランジス
タを付勢することによつて上記ゲート電位に対応
したデコーダ出力を発生させる手段と、上記スト
ローブ信号の活性期間内において該接続手段を不
導通状態として上記出力トランジスタのゲートを
上記プリチヤージ接点から電気的に切り離す手段
と、上記プリチヤージ接点が該出力トランジスタ
のゲートから切り離された後上記論理手段を非動
作状態にして上記プリチヤージ接点のプリチヤー
ジを開始する手段とを有することを特徴とする。
本発明によれば、デコーダの出力が発生されてい
る期間にプリチヤージ接点のプリチヤージを並行
して開始するために、デコーダの出力期間が終了
した後に速かにデコーダを出力発生状態とするこ
と、すなわち、外部からのみかけ上のプリチヤー
ジ期間を大幅に短縮し、高速動作を可能とするこ
とができる。
本発明による半導体回路は行アドレス・ストロ
ーブ、列アドレス・ストローブの２本の外部信号
を有する多重アドレス方式のダイナミツクメモリ
回路の列デコーダと用いることにより列アドレ
ス・ストローブクロツクの活性化期間内でのデー
タの書き込み、読み出しと無関係に列アドレス・
バツフア、列デコーダのリセツト・プリチヤージ
動作を信号の活性化期間内に並行して行な
うようにでき、高速のメモリ回路を実現できる。
ーブ、列アドレス・ストローブの２本の外部信号
を有する多重アドレス方式のダイナミツクメモリ
回路の列デコーダと用いることにより列アドレ
ス・ストローブクロツクの活性化期間内でのデー
タの書き込み、読み出しと無関係に列アドレス・
バツフア、列デコーダのリセツト・プリチヤージ
動作を信号の活性化期間内に並行して行な
うようにでき、高速のメモリ回路を実現できる。
本発明によれば、行アドレス・ストローブ及び
列アドレス・ストローブなる入力クロツクを持
ち、アドレス指定された行線の一連のメモリセル
について順次データ入出力が行なえるよう一つの
行アドレス・ストローブの後、複数組の列アドレ
ス及び列アドレス・ストローブを順次印加し、複
数ビツトの列レジスタとチツプ外部回路の間で順
次データ転送を行なう機能を有するランダムアク
セスメモリにおいて、列アドレス・バツフア及び
列デコーダのリセツト，プリチヤージ動作を列ア
ドレス・ストローブクロツクの活性化期間の内に
行ないかつ列アドレス・ストローブクロツクの活
性化期間内ではデータの書き込み、読み出しが可
能なメモリ回路が得られる。
列アドレス・ストローブなる入力クロツクを持
ち、アドレス指定された行線の一連のメモリセル
について順次データ入出力が行なえるよう一つの
行アドレス・ストローブの後、複数組の列アドレ
ス及び列アドレス・ストローブを順次印加し、複
数ビツトの列レジスタとチツプ外部回路の間で順
次データ転送を行なう機能を有するランダムアク
セスメモリにおいて、列アドレス・バツフア及び
列デコーダのリセツト，プリチヤージ動作を列ア
ドレス・ストローブクロツクの活性化期間の内に
行ないかつ列アドレス・ストローブクロツクの活
性化期間内ではデータの書き込み、読み出しが可
能なメモリ回路が得られる。
本発明によれば行及び行アドレス・バツフア、
行デコーダ、メモリセルのリフレツシユを制御す
る信号と列及び列アドレス・バツフア、列
デコーダ、リード・ライトコントロール回路、入
出データ発生回路、出力バツフア、出力バツフア
コントロール回路を制御する信号を有する
メモリ回路において列アドレス・バツフア、列デ
コーダのリセツト・プリチヤージを列アドレス・
ストローブクロツクの活性期間の内に、列デコー
ダの出力が決定した後で列アドレス・バツフアの
リセツト・プリチヤージ、且つ列デコーダの
NOR回路を列線駆動回路と分離してNOR回路の
プリチヤージを行なう半導体記憶回路が得られ
る。
行デコーダ、メモリセルのリフレツシユを制御す
る信号と列及び列アドレス・バツフア、列
デコーダ、リード・ライトコントロール回路、入
出データ発生回路、出力バツフア、出力バツフア
コントロール回路を制御する信号を有する
メモリ回路において列アドレス・バツフア、列デ
コーダのリセツト・プリチヤージを列アドレス・
ストローブクロツクの活性期間の内に、列デコー
ダの出力が決定した後で列アドレス・バツフアの
リセツト・プリチヤージ、且つ列デコーダの
NOR回路を列線駆動回路と分離してNOR回路の
プリチヤージを行なう半導体記憶回路が得られ
る。
以下発明の基本回路方式を図面を参照して説明
する。
する。
基本回路を第４図に、第５図、第６図にそれぞ
れ選択デコーダ、非選択デコーダの各接点の波形
を示す。ここで選択デコーダとは選択状態、すな
わちNOR入力のレベルがすべて“０”であり、
非選択デコーダは非選択状態、すなわちNOR入
力のレベルが少なくとも１個“１”になるものを
意味する。リセツト状態での各接点の電位、各制
御信号のレベルは第１図の従来と同様で接点１は
φ３によりプリチヤージされ“１”、接点２も同
様にMOST Q4を通して“１”にプリチヤージさ
れ、NOR入力信号IN1，IN2，…，INo（IN3……
INoについて図示は省略されている）は“０”と
なつている。また列線駆動信号Doutはφ１が
“０”でMOST Q5が“ON”しているので“０”
状態になつている。信号が活性化して、
NOR回路のプリチヤージ信号φ３が“０”とな
り、その後列アドレス信号に応じた列アドレス・
バツフアの真補信号が決定する。NOR回路入力
がすべて“０”であるNOR回路の接点１，２は
“１”のまま保たれ、φ１により列線駆動信号を
“１”とする。一方NOR回路入力のうち少くとも
１個が“１”となつたデコーダの接点１，２は
“０”となりその後にφ１が活性化してもその出
力は“０”のままである。列線駆動信号は
がリセツト状態になるまでこの電位を保つ必要が
ある。しかし接点１の電位はMOST Ｑ４を
“OFF”した後であればMOST Ｑ５の動作と切
離すことができる。φ２を“０”にしてMOST
Ｑ４をOFFし、NOR回路の入力IN1，IN2，…，
INoをリセツト状態（“０”）にした後、φ３を
“１”に変化させることはMOST Ｑ５の動作、
列線駆動信号の電位に何ら影響を与えない。リセ
ツト状態になりφ１が“０”レベルになつた後φ
２を“１”にして接点２をプリチヤージして１サ
イクルを完了する。
れ選択デコーダ、非選択デコーダの各接点の波形
を示す。ここで選択デコーダとは選択状態、すな
わちNOR入力のレベルがすべて“０”であり、
非選択デコーダは非選択状態、すなわちNOR入
力のレベルが少なくとも１個“１”になるものを
意味する。リセツト状態での各接点の電位、各制
御信号のレベルは第１図の従来と同様で接点１は
φ３によりプリチヤージされ“１”、接点２も同
様にMOST Q4を通して“１”にプリチヤージさ
れ、NOR入力信号IN1，IN2，…，INo（IN3……
INoについて図示は省略されている）は“０”と
なつている。また列線駆動信号Doutはφ１が
“０”でMOST Q5が“ON”しているので“０”
状態になつている。信号が活性化して、
NOR回路のプリチヤージ信号φ３が“０”とな
り、その後列アドレス信号に応じた列アドレス・
バツフアの真補信号が決定する。NOR回路入力
がすべて“０”であるNOR回路の接点１，２は
“１”のまま保たれ、φ１により列線駆動信号を
“１”とする。一方NOR回路入力のうち少くとも
１個が“１”となつたデコーダの接点１，２は
“０”となりその後にφ１が活性化してもその出
力は“０”のままである。列線駆動信号は
がリセツト状態になるまでこの電位を保つ必要が
ある。しかし接点１の電位はMOST Ｑ４を
“OFF”した後であればMOST Ｑ５の動作と切
離すことができる。φ２を“０”にしてMOST
Ｑ４をOFFし、NOR回路の入力IN1，IN2，…，
INoをリセツト状態（“０”）にした後、φ３を
“１”に変化させることはMOST Ｑ５の動作、
列線駆動信号の電位に何ら影響を与えない。リセ
ツト状態になりφ１が“０”レベルになつた後φ
２を“１”にして接点２をプリチヤージして１サ
イクルを完了する。
以上が本発明の回路方式の基本動作であるが次
の様な特徴を有している。
の様な特徴を有している。
(1) のリセツト時に列デコーダの充電を行
なう必要がないためページモードでのリセツト
タイム、サイクルタイムを短縮できる。
なう必要がないためページモードでのリセツト
タイム、サイクルタイムを短縮できる。
(2) のリセツト時に充電を行なうのは接点
２のみであり、ピーク電流の減少、分散が可能
である。
２のみであり、ピーク電流の減少、分散が可能
である。
次に第７図および第８図を参照して本発明の実
施例を説明する。
施例を説明する。
ブロツクＢ１，Ｂ２は列デコーダ回路の一部で
ありその個数は列アドレス信号がＮ個あるとすれ
ば２N個である。出力３，６はそれぞれのデイジ
ツト線７，８とデータバスライン１０の接続を制
御するMOST Ｑ１４，Ｑ２２のゲートに接続さ
れる。行線９はページモードサイクル時に行アド
レス信号に従つて選ばれておりデイジツト線７，
８はメモリセルの情報に応じたレベルになつてい
る。ベージモードでのリセツト時にはアドレスバ
ツフアの真補出力は“０”、接点１，２，４，５
はMOST Ｑ７，Ｑ１５で“１”にプリチヤージ
されており列線制御信号３，６はφ３が“０”の
ため“０”状態でありMOST Ｑ１４，Ｑ２２は
OFFしている。信号が活性化されるとアド
レスバツフア制御信号φ１，φ２が順次活性化さ
れ列アドレス信号に応じた真補信号がその出力
A0′，0′，A1′，1′，…，A′N，′Nにあらわ
れ
る。同時に列デコーダのプリチヤージ信号が
“０”となり、接点１，２，４，５の電位がアド
レス真補出力に応じて変化する。いまブロツクＢ
１のデコーダの入力0′，1′，…，′Nがすべ
て“０”であると仮定すれば接点１，２は“１”
レベルをそのまま保つ。一方その他の列デコーダ
のプリチヤージレベルは列アドレス真補出力が少
くとも１個以上“１”となつているため“０”に
変化する。この非選択デコーダの１つＢ１は、接
点４，５のプリチヤージレベルが“０”になる。
続いてφ３が活性化され選択デコーダの列駆動信
号３が“１”になり、他の列駆動信号６は“０”
のままである。その後トランスフアゲートトラン
ジスタＱ１２，Ｑ２０をOFFすることにより列
デコーダのNOR回路Ｑ７，Ｑ８，Ｑ９，Ｑ１
０，Ｑ１１；Ｑ１５，Ｑ１６，Ｑ１７，Ｑ１８，
Ｑ１９と列駆動トランジスタＱ１３，Ｑ２１を完
全に分離できる。φ５を“０”にするのと同時に
φ１，φ２を“０”に、φ６を“１”にすること
によりアドレス・バツフアをリセツトし、その後
φ４を“１”にして非選択デコーダの接点４のプ
リチヤージが行なえる。列駆動信号３，６は
MOST Ｑ１３，Ｑ２１のゲート電位が変化しな
いため活性化後の状態をそのまま保つている。
がリセツト状態になると、先ずφ３が
“０”となり接点３も“０”レベルに変化する。
その後φ５によりMOST Ｑ１２，Ｑ２０を
“ON”することにより接点２，５のプリチヤージ
が行なえる。接点２，５の浮遊容量は接点１，４
に比べて小さくその充電時間は短かい。従つてペ
ージモードにおけるリセツト時間の最小値が列デ
コーダのプリチヤージによつて制限されていた従
来回路方式に比べてリセツト時間の短縮が可能と
なる。同時にデコーダの充電電流が活性化期間内
に行なえることから電源のピーク電流の平滑化に
対しても効果がある。
ありその個数は列アドレス信号がＮ個あるとすれ
ば２N個である。出力３，６はそれぞれのデイジ
ツト線７，８とデータバスライン１０の接続を制
御するMOST Ｑ１４，Ｑ２２のゲートに接続さ
れる。行線９はページモードサイクル時に行アド
レス信号に従つて選ばれておりデイジツト線７，
８はメモリセルの情報に応じたレベルになつてい
る。ベージモードでのリセツト時にはアドレスバ
ツフアの真補出力は“０”、接点１，２，４，５
はMOST Ｑ７，Ｑ１５で“１”にプリチヤージ
されており列線制御信号３，６はφ３が“０”の
ため“０”状態でありMOST Ｑ１４，Ｑ２２は
OFFしている。信号が活性化されるとアド
レスバツフア制御信号φ１，φ２が順次活性化さ
れ列アドレス信号に応じた真補信号がその出力
A0′，0′，A1′，1′，…，A′N，′Nにあらわ
れ
る。同時に列デコーダのプリチヤージ信号が
“０”となり、接点１，２，４，５の電位がアド
レス真補出力に応じて変化する。いまブロツクＢ
１のデコーダの入力0′，1′，…，′Nがすべ
て“０”であると仮定すれば接点１，２は“１”
レベルをそのまま保つ。一方その他の列デコーダ
のプリチヤージレベルは列アドレス真補出力が少
くとも１個以上“１”となつているため“０”に
変化する。この非選択デコーダの１つＢ１は、接
点４，５のプリチヤージレベルが“０”になる。
続いてφ３が活性化され選択デコーダの列駆動信
号３が“１”になり、他の列駆動信号６は“０”
のままである。その後トランスフアゲートトラン
ジスタＱ１２，Ｑ２０をOFFすることにより列
デコーダのNOR回路Ｑ７，Ｑ８，Ｑ９，Ｑ１
０，Ｑ１１；Ｑ１５，Ｑ１６，Ｑ１７，Ｑ１８，
Ｑ１９と列駆動トランジスタＱ１３，Ｑ２１を完
全に分離できる。φ５を“０”にするのと同時に
φ１，φ２を“０”に、φ６を“１”にすること
によりアドレス・バツフアをリセツトし、その後
φ４を“１”にして非選択デコーダの接点４のプ
リチヤージが行なえる。列駆動信号３，６は
MOST Ｑ１３，Ｑ２１のゲート電位が変化しな
いため活性化後の状態をそのまま保つている。
がリセツト状態になると、先ずφ３が
“０”となり接点３も“０”レベルに変化する。
その後φ５によりMOST Ｑ１２，Ｑ２０を
“ON”することにより接点２，５のプリチヤージ
が行なえる。接点２，５の浮遊容量は接点１，４
に比べて小さくその充電時間は短かい。従つてペ
ージモードにおけるリセツト時間の最小値が列デ
コーダのプリチヤージによつて制限されていた従
来回路方式に比べてリセツト時間の短縮が可能と
なる。同時にデコーダの充電電流が活性化期間内
に行なえることから電源のピーク電流の平滑化に
対しても効果がある。
以上のように、本発明の回路方式を採用するこ
とにより列アドレス・バツフア、列デコーダのプ
リチヤージ動作をの活性化期間内に行なう
ことによりページモードにおけるリセツト時間を
短縮することが可能となる。
とにより列アドレス・バツフア、列デコーダのプ
リチヤージ動作をの活性化期間内に行なう
ことによりページモードにおけるリセツト時間を
短縮することが可能となる。
第１図は従来の半導体回路を示す回路図、第２
図および第３図は第１図の回路の動作波形をそれ
ぞれ示す図、第４図は本発明の半導体回路の基本
回路方式を示す回路図、第５図、第６図は第４図
の回路の動作波形をそれぞれ示す図である。また
第７図は本発明の一実施例による半導体回路を示
す構成図であり、第８図はその動作波形を示す図
である。 図中の符号、Q1〜Q22：MOSトランジスタ、φ
１〜φ３：制御信号、IN1〜INo：アドレス入力、
Dout：列線駆動信号。
図および第３図は第１図の回路の動作波形をそれ
ぞれ示す図、第４図は本発明の半導体回路の基本
回路方式を示す回路図、第５図、第６図は第４図
の回路の動作波形をそれぞれ示す図である。また
第７図は本発明の一実施例による半導体回路を示
す構成図であり、第８図はその動作波形を示す図
である。 図中の符号、Q1〜Q22：MOSトランジスタ、φ
１〜φ３：制御信号、IN1〜INo：アドレス入力、
Dout：列線駆動信号。
Claims (1)
- １ ストローブ信号の不活性期間にプリチヤージ
接点のプリチヤージを行ない、前記ストローブ信
号の活性期間に出力を発生するデコーダ回路を有
し、該デコーダ回路は該プリチヤージ接点をプリ
チヤージするプリチヤージ手段と、出力トランジ
スタと、該出力トランジスタのゲートと該プリチ
ヤージ接点とを接続する接続手段と、複数の入力
信号を受け該プリチヤージ接点にプリチヤージさ
れた電荷を前記複数の入力信号の論理値に応じて
放電する論理手段と、前記ストローブ信号が活性
期間に入ると前記接続手段を介して、前記論理手
段によつて該出力トランジスタのゲート電位を決
定する手段と、該出力トランジスタを付勢するこ
とによつて前記ゲート電位に応じてデコード出力
を発生させる手段と、前記ストローブ信号の活性
期間内において該接続手段を不導通状態として前
記出力トランジスタのゲートを前記プリチヤージ
接点から電気的に切り離す手段と、前記プリチヤ
ージ接点が該出力トランジスタのゲートから切り
離された後前記論理手段を非動作状態にして前記
プリチヤージ接点のプリチヤージを開始する手段
とを有することを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14936378A JPS5577080A (en) | 1978-12-01 | 1978-12-01 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14936378A JPS5577080A (en) | 1978-12-01 | 1978-12-01 | Semiconductor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5577080A JPS5577080A (en) | 1980-06-10 |
| JPS6161199B2 true JPS6161199B2 (ja) | 1986-12-24 |
Family
ID=15473492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14936378A Granted JPS5577080A (en) | 1978-12-01 | 1978-12-01 | Semiconductor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5577080A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02148392U (ja) * | 1989-05-19 | 1990-12-17 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60115094A (ja) * | 1983-11-16 | 1985-06-21 | Fujitsu Ltd | ダイナミツクランダムアクセスメモリ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5287329A (en) * | 1975-12-29 | 1977-07-21 | Mostek Corp | Mosfet integrated circuit chip |
-
1978
- 1978-12-01 JP JP14936378A patent/JPS5577080A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5287329A (en) * | 1975-12-29 | 1977-07-21 | Mostek Corp | Mosfet integrated circuit chip |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02148392U (ja) * | 1989-05-19 | 1990-12-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5577080A (en) | 1980-06-10 |
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