JPS6160448B2 - - Google Patents

Description

【発明の詳細な説明】

この発明はプログラマブルシーケンスコントロ
ーラのモニタ装置に関し、特にプログラム中の任
意の出力命令を構成する一連の要素命令を表示す
ることによつて調べるためのモニタ装置に関す
る。 シーケンスコントローラは各種産業設備の自動
化において有効に利用されている。従来より、シ
ーケンスコントローラとしては、主として、リレ
ー回路が用いられている。しかしながら、リレー
回路は、(1)有接点であるため寿命が短く信頼性、
耐久性に欠ける、(2)めんどうな配線作業を必要と
する、(3)シーケンスの変更、訂正に時間がかか
る、(4)設計、製造、調整に多大な労力、時間を要
する、(5)設備の故障発見が困難で保全性に欠け
る、(6)使用リレー数が多くなれば大形化し設備ス
ペースを広くとる、等の欠点を持つため、最近で
は、計算機技術を応用し、プログラムによつてリ
レー回路の欠点を除く、プログラマブルシーケン
スコントローラないしプログラマブルロジツクコ
ントローラ等が提案され、実現されている。 上述のプログラマブルシーケンスコントローラ
において、或る出力命令に関する条件ないし要素
命令をモニタするために、プログラムの内容を表
示するモニタ装置が用いられている。このような
モニタ装置では、各プログラムステツプのアドレ
ス、データおよび命令の種類等を表示する。しか
しながら、従来のモニタ装置では、１プログラム
ステツプあるいは１アドレスずつの命令しか表示
し得ないものである。そのために、或る出力命令
が出ない場合には、その出力命令を構成する一連
の要素命令について、各ステツプ毎にすべて調べ
る必要がある。したがつて、プログラムチエツク
に多大な時間を必要とする。 また、このようなモニタ装置によつて内容を表
示するだけでは、シーケンス回路図（ラダー図）
上で、どの部分が不良なのか即座にはわからな
い。そのために、必ずラダー図を手もとにおいて
チエツクする必要が生じる。さらに、ラダー図を
みても、直ちに不良部分を知ることはできない。
たとえばOR構造の命令の場合、その出力が得ら
れても、すなわちパワーフロー（Power Flow
（通常）以下「PF」）があつても、そのOR命令を
構成する経路のどれかが不良であるかもしれな
い。したがつて、単にPFの有無によつても、不
良部分を即座に発見することはできない。そのた
めに、このシーケンスプログラムのチエツクに
は、非常に熟練した人員を必要とする。 一方、このようなシーケンスプログラムに不良
部分があれば、工場ないし現場の作業が停止して
しまい、いわゆるダウンタイム（Down Time）
を生じることになる。したがつて、上述したよう
に、そのチエツクのために時間がかかれば、必然
的にダウンタイムも長くなつてしまう。 それゆえに、この発明の主たる目的は、簡単に
プログラムをチエツクできるプログラマブルシー
ケンスコントローラのモニタ装置を提供すること
である。 この発明の他の目的は、短時間でプログラムを
チエツクでき、ダウンタイムを短縮し得るプログ
ラマブルシーケンスコントローラのモニタ装置を
提供することである。 この発明は、要約すれば、プログラム中の任意
の出力命令について、その命令を構成する一連の
要素命令たとえば接点命令、TMR（タイマ）命
令、CNT（カウンタ）命令、MD（メンテナンス
デイスプレイ）命令、MC（マスターコントロー
ル）命令およびOUT（出力）命令の中から、連
結性の高い命令構造たとえばAND構造、OR構
造、MD構造あるいはその他の単独命令を抽出
し、その抽出された要素命令を１つの群命令に構
成し、その群命令によつて出力命令のプログラム
を一括表示するものである。 好ましい実施例では群情報記憶装置を有してい
て、この記憶装置には、群命令番号、群命令を構
成する先頭命令のアドレス、群命令連結構造、群
命令内部構造、スタツクの状態、群命令内部構成
数およびその他の情報を記憶する。 さらに、群命令に構成してもパターン表示装置
に一括表示することができないときには、先に構
成した群命令をさらにまとめるように再構成す
る。 この発明の上述の目的およびその他の目的と特
徴は図面を参照して行なう以下の詳細な説明から
一層明らかとなろう。 第１図はこの発明を背景となるラダー図
（ladder diagram）の一例である。この第１図か
らもわかるように、出力命令Y100を出すための
各入力命令（接点）X0ないしX23を含む。 この第１図のラダー図は、第２図の要素命令と
してプログラムすることができる。ここで、
STAは、論理ラインの開始、論理演算の中間結
果を記憶させるための命令である。ANDは論理
積を示し、ORは論理和を示す。AND STAは中
間結果との論理積を示し、OR STAは中間結果
との論理和を示す。OUTは外部または内部へ出
力する命令である。 なお、この実施例には示さないが、TMR（内
部タイマを指定する）命令、CNT（内部カウン
タを指定する）命令、MCS（マスターコントロ
ールをセツトする；マスターコントロールリレー
の適用の始めを示す）命令、MCR（マスターコ
ントロールをリセツトする；マスターコントロー
ルリレーの適用の終了を示す）命令およびMD
（メンテナンスデイスプレイ；サイクル番号、入
出力番号を表示する）命令が用いられる。 また、この第２図に示すプログラム例において
X000ないしX023は、第１図の接点（入力）X0な
いしX23を指示するデータである。そして、この
ようなプログラムは、後に説明するプログラムメ
モリ（ROM，RAM，コアメモリないしその他の
周知のものから成る）にストアされている。 第３図はこの発明に用いられるパターン表示装
置の好ましい実施例を示す。構成において、この
実施例では、表示可能な群命令としてｍ行、ｎ列
のマトリクス構成されたG1，１ないしGm，ｎを
用いる。さらに、OR構造を表示するための群連
結要素として（ｍ―１）行，（ｎ―１）列のマト
リクス構成されたT1，１ないしTm―１，ｎ―１
を用いる。この実施例では、このようなパターン
表示装置を選択的に点灯表示することによつて、
第１図に示すラダー図を、第４図あるいは第５図
もしくは第６図に示す群命令として一括表示す
る。 第７図はこの発明の一実施例を示すブロツク図
である。構成において、第１図に示すラダー図に
従つたプログラム（第２図）が、たとえば
ROM，RAMないしその他の装置から成るプログ
ラムメモリ１にストアされている。アドレス検索
回路２は、１つの出力命令ないし群命令に関連す
る先頭のアドレス（第２図の例ではSTA X000の
アドレス「0000」）を検索する手段であつて、た
とえばキーボードを含み、任意の要素命令ないし
群命令のアドレスを選択的に設定することもでき
る。このアドレス検索回路２によつて指定された
アドレスは、アドレスカウンタ３のプリセツト入
力として与えられる。アドレスカウンタ３は、さ
らに、アンドゲート１０を経て与えられるクロツ
ク源１１からのクロツク（ステツプ）パルスによ
つて歩進され得る。そして、読出回路４は、アド
レスカウンタ３のアドレス指定によつて、プログ
ラムメモリ１または群情報メモリ２０から、要素
命令情報または群命令情報を読出し、構造検出回
路５に与える。構造検出回路５は、読出回路４に
よつて読出された要素命令情報または群命令情報
と、１ステツプ前に読出されて一時メモリ８に記
憶されている要素命令または群命令とを比較し、
命令構造変化を検出する。そして、この構造検出
回路５は、構造変化を検出したとき、その要素命
令に対する仮群番号およびそのアドレスならびに
群内構造等を決定し、仮群情報メモリ９に書込
む。さらに、この構造検出回路５は、仮群情報メ
モリ９への書込みが終るごとに、クロツク源１１
の１クロツクパルス期間に相当する時間ハイレベ
ルの信号を導出し、アンドゲート１０の一方入力
として与える。そして、構造検出回路５は、プロ
グラムメモリ１または群情報メモリ２０からの要
素命令または群命令がすべて読出されたことに応
じて、仮群アドレスカウンタ１４を能動化するた
めの信号を導出し、該カウンタ１４に与える。な
お、この構造検出回路５の詳細な動作は、後に第
１０図に示すフロー図を参照して説明する。 スタツク指示回路６は、読出回路４からの要素
命令または群命令について、スタツク（stack）
に影響あるものであるか否かの判断を行なう。そ
して、スタツクに影響するものであれば、スタツ
ク指示回路６は、スタツクメモリ７に対して、プ
ツシユダウンスタツクまたはポツプアツプスタツ
クの指示を与える。スタツクメモリ７は、たとえ
ば第８図に示すように、Ｎ＋１個のスタツクSO
ないしSNを有し、スタツク指示回路６からのプ
ツシユダウンまたはポツプアツプの指示に従つ
て、スタツクを移動させる。より詳しく説明する
と、スタツク指示回路６は、まず、先頭の要素命
令または群命令の読出しによりスタツクメモリ７
をリセツトする。つぎにスタツク指示回路６は、
構造検出回路５によつて検出した命令構造によつ
て、STAの場合にはプツシユダウン指示を、
ORSTA（またはAND STA）の場合にはポツプ
アツプ指示を行なう。プツシユダウン指示の場合
には、スタツクメモリ７のスタツクは、第８図に
示すように、SN―１→SN、SN―２→SN―１、
……、S1→S2、SO→S1そしてスタツク指示回路
６→SOと移動する。ポツプアツプの場合には、
第８図に示すように、SO→スタツク指示回路
６、S1→S0、S2→S1、……、SN→SN―１と移
動する。そして、プツシユダウンの場合スタツク
SNの内容はオーバフローし、ポツプアツプの場
合には、スタツクSNはリセツトされる。 なお、一時メモリ８は、アドレスカウンタ３に
よつて指定されたプログラムメモリ１または群情
報メモリ２０のアドレスの１つ前のアドレスから
の命令を記憶するものであつて、前述のように、
構造検出回路５における構造変化検出の際に用い
られる。 仮群情報メモリ９は、構造検出回路５によつて
決定された仮群（TemPorary Group；TG）番
号、仮群を構成する命令の先頭アドレス、仮群連
結構造、仮群内部構造、スタツク状態、仮群構成
命令数等の情報を記憶するためのものであり、構
造検出回路５からの情報を受ける。この仮群情報
メモリ９は、仮群アドレスカウンタ１４によつて
アドレス指定され、読出回路１２によつてそのア
ドレスから読出される。仮群アドレスカウンタ１
４は、前記構造検出回路５からの信号によつて能
動化され、アンドゲート１３を介して入力される
クロツク源１１のクロツクパルスによつて歩進さ
れる。読出回路１２によつて読出された仮群情報
は、構造検出回路１５に与えられる。 構造検出回路１５は、連結構造（AND OR
等）を判別し、スタツク情報とともに群命令番号
決定回路１６、基準群指示回路１７およびマトリ
クスチエツク回路１９に与える。基準群指示回路
１７は、構造検出回路１５からのスタツク情報に
よつて、基準群番号を保護するために、スタツク
メモリ１８に対して、プツシユダウンまたはポツ
プアツプの指示を与える。スタツクメモリ１８
は、先に説明したスタツクメモリ７と同様に構成
され、かつ同様にプツシユダウン、ポツプアツプ
動作を行なう。マトリクスチエツク回路１９は、
群情報メモリ２０を検索して、たとえば第３図に
示したマトリクス形式の各表示群の使用状況をチ
エツクする。そして、群番号決定回路１６は、構
造検出回路１５からの情報と、マトリクスチエツ
ク回路１９からの情報に基づいて、仮群番号
（TGi）をマトリクス表現の群番号（Gi，ｊ）に
変更し、群情報メモリ２０に与える。なお、これ
らの回路１５，１６，１７，１８，１９の詳細な
動作は後に示す第１１Ａ図および第１１Ｂ図のフ
ロー図を参照して説明する。 群番号決定回路１６は、構造検出回路１５によ
つて群情報メモリ２０への書込みが終了するごと
に、クロツク源１１のクロツクパルスの１周期に
相当する時間だけ、ハイレベルの信号を導出し、
アンドゲート１３の一方入力として与える。さら
にこの群番号決定回路１６は、最終命令である出
力命令（プログラムされている）が検出される
と、ローレベルの信号を導出し、アンドゲート１
３を閉じるとともに、表示容量チエツク回路２１
を起動する。そして、群番号決定回路１６からの
マトリクス表現の群番号は、群情報がメモリ２０
にストアされる。群情報メモリ２０にストアされ
た群情報は、表示変換回路２２を経て、第３図に
示すマトリクス形式のパターン表示装置２３に表
示される。パターン表示装置はCRTあるいは
LEDないしその他のデイジタル表示手段で構成
される。 パターン表示装置２３の表示容量については、
自ら制限があり、群情報メモリ２０にストアされ
た群構成を一括表示できない場合がある。すなわ
ち、使用群命令の数がパターン表示装置２３の容
量を超す場合がある。そこで、上述の表示容量チ
エツク回路２１が有効となる。そして、回路２１
では、群情報メモリ２０の内容に基づいて使用群
命令の数がパターン表示装置２３の容量を超すか
どうかを判断する。表示容量を超えたときには、
表示変換回路２２に禁止信号を与えるとともに、
アドレスカウンタ３を能動化する。そして、アド
レスカウンタ３は群情報メモリ２０のアドレスを
順次指定する。そのため、群情報メモリ２０にス
トアされている群命令が、プログラムメモリ１に
ストアされている要素命令に代つて、それと同じ
ように読出回路４によつて読出される。そして、
この読出された群命令が前記要素命令と同じ回路
を経て、再びさらに大きなまとまりの群命令に構
成される。このような操作を繰返すことによつ
て、パターン表示装置２３によつて、或る１つの
出力命令を構成するプログラムを一括表示するこ
とができる。 動作の説明に先立つて、第１０図のフロー図と
ともに、構造検出回路５の詳細な動作について説
明する。たとえばテンキー等（図示せず）が操作
されると、それに応じて、この構造検出回路５
は、仮群情報メモリ９をたとえばリセツトないし
クリアして初期状態とする。つづいて、アドレス
カウンタ３の指定するプログラムメモリ１のアド
レスから要素命令が読出される。構造検出回路５
では、読込んだ要素命令（ないし群命令）が先頭
（その出力命令を構成する）命令であるかどうか
を判断する。また、先頭命令でなければ、さら
に、該命令がSTA，OR，AND，OR STA，
AND STA，OUTのいずれであるかを判断す
る。 先頭命令であれば、初期設定のために、仮群
TGの番号ｉとして「１」をセツトする。つづい
て、一時メモリ８に、命令STAをセツトする。
そして、この仮群TG1の内構成（要素命令）数を
１にセツトする。これは、先頭命令としても実質
的な命令を含むことを意味する。なお、先頭命令
の場合には必ずSTAを含むため、スタツク状態
としては「スタツク有」であり、スタツク指示回
路６に与える。応じて、スタツク指示回路６は、
スタツクメモリ７に対して、プツシユダウンスタ
ツクの指示を出す。つぎに、このときのアドレス
カウンタ３の内容すなわち先頭アドレスをこの仮
群TG1のアドレスにセツトする。そして、仮群
TG1に関する各情報（仮群番号、先頭アドレス、
仮群連結構造、仮群内構造、スタツク状態、仮群
内部構成数等）を仮群情報メモリ９の該当のアド
レスに書込む。その後、この先頭命令が出力命令
であるか否かを判断する。出力命令であれば、こ
の構造検出回路５の判断すなわちプログラムメモ
リ１（または２０）の読出しを終了する。また、
出力命令でなければ、アドレスカウンタ３を＋１
するために、アンドゲート１０を開かせる。 アドレスカウンタ３が＋１されて、再びプログ
ラムメモリ１（または２０）の次のアドレスから
命令が読出される。そして、今度は先頭命令では
ないので、さらに命令の種類（STA，OR，
AND，OR STA，AND STAまたはOUT）を判
断する。 命令がSTAである場合には、構造変化があつ
たとして、新らたな仮群TGの番号ｉとして、ｉ
＋１をセツトする。それとともに、STAである
ため、プツシユダウンスタツクを指示し、新しい
仮群TGiをスタツクメモリ７に保護させる。その
後は上述の先頭命令の場合と同様に、一時メモリ
８にSTAをセツトし、新仮群TGi内構成数を１に
セツトし、新仮群TGiのスタツク状態を「スタツ
ク有」とする。さらに、アドレスカウンタ３の内
容を新仮群TGiのアドレスにセツトし、新仮群
TGiの諸情報を仮群情報メモリ９に書込む。 命令がOR（またはAND）の場合には、まず、
一時メモリ８の内容すなわち１つ前の命令の内容
をチエツクする。そして、１つ前の命令がSTA
かOR（またはAND）の場合には、構造変化がな
いものとして、直前の仮群TGiの内構成数を＋１
する。それとともに、一時メモリ８をOR（また
はAND）にセツトし、直前の仮群TGi内構造を
OR（またはANDにセツト）にセツトする。つづ
いて、この直前の仮群TGiにおいて変わつた情報
を仮群情報メモリ９に書込む。 直前の命令がSTAかOR（またはAND）以外の
ものであれば、新しい番号ｉ＝ｉ＋１の仮群TGi
＋１を作成する。そして、新仮群TGiのスタツク
状態として「スタツクなし」をセツトするととも
に、新仮群TGiの内構成数を１にセツトし、その
連結構造をOR（またはAND）にセツトする。つ
ぎに、一時メモリ８をOR（またはAND）にセツ
トし、その新仮群TGiの内構造をOR（または
AND）にセツトする。さらに、構造変化があ
り、新しい仮群TGi（ｉ＝ｉ＋１）を決定したの
であるから、その仮群TGiの先頭命令のアドレス
（そのときのアドレスカウンタ３の内容）をTGi
のアドレスにセツトするとともに、新仮群TGiの
諸情報を仮群情報メモリ９に書込む。 命令がOR STA（またはAND STA）の場合に
は、構造変化があるものとして、新らしい番号ｉ
＝ｉ＋１の新仮群TGiを作成する。このOR STA
（またはAND STA）は、先のSTA命令（仮群）
との論理和（または論理積）であるため、スタツ
ク指示回路６に対して、スタツクメモリ７におい
てポツプアツプスタツクによつて先の仮群TGj
（ｊ＝ｉ−ｘ）を呼出させるように、信号を与え
る。そして、この呼出した仮群TGjの連結構造を
OR（またはAND）にセツトする。それととも
に、一時メモリ８をORSTA（またはAND
STA）にセツトし、新仮群TGiの連結構造をOR
STA（またはAND STA）にセツトする。以後
は、先の各ルーチンと同じく、アドレスカウンタ
３の内容をこの新仮群TGiの先頭アドレスとして
セツトし、新仮群TGiの情報をメモリ９に書込
む。 命令がOUTの場合には、構造変化があるとし
て、番号ｉ＝ｉ＋１の新しい仮群TGiを作成し、
その内構造をOUTにセツトする。そして、アド
レスカウンタ３の内容を先頭アドレスとしてセツ
トし、新仮群TGiの情報をメモリ９に書込む。命
令がOUTであれば、それは出力命令であり、１
つのプログラムの終りであるため、アドレスカウ
ンタ３は停止されて、終了となる。 さらに、動作の説明に先立つて、第１１Ａ図お
よび第１１Ｂ図に示すフロー図とともに、構造検
出回路１５、群番号決定回路１６、基準群指示回
路１７、スタツクメモリ１８およびマトリクスチ
エツク回路１９の一連の動作について説明する。
なお、第１１Ａ図、第１１Ｂ図においては、フロ
ー図の囲いの右肩に第７図に示すブロツク図の番
号を付した。 仮群アドレスカウンタ１４が能動化ないし起動
されると、たとえば群情報メモリ２０等をクリア
する等して、初期状態にセツトする。そして、仮
群アドレスカウンタ１４のアドレス指定に従つ
て、仮群情報メモリ９の内容を読出し、構造検出
回路１５に読込む。構造検出回路１５では、先に
説明した仮群情報のうち、仮群連結構造によつて
群連結構造の種類（先頭、AND、OR、AND
STA、OR STA、OUT）を判別する。 先頭群命令である場合には、基準群指示回路１
７では、無条件に、基準群GBi、ｊとしてGB1，
１をセツトする。したがつて、群番号決定回路１
６では、この指示に基づいて、選択された群
Gi，ｊとしてG1，１をセツトする。つづいて、
先頭の仮群TG1の情報を群情報メモリ２０のGi，
ｊ（G1，１）の領域に書込む。さらに、出力か
どうかを判別し、出力群命令でなければ、仮群ア
ドレスカウンタ１４を＋１する。したがつて、仮
群情報メモリ９のアドレスが歩進されて、つぎの
仮群命令が読出回路１２によつて読出される。 連結構造がANDであれば、マトリクスチエツ
ク回路１９において、基準群GBi，ｊのすぐ下
（第９図において）の行における最大使用列数
jmaxを検知する。より詳しくいうと、第９図に
示す群Gi，ｊを基準群とする。一般的に、連結
構造がANDであればこの基準群の右（図示によ
る）の列、ORであれば基準群の下（図示によ
る）の行のチエツクとなる。したがつて、AND
連結ではGi，ｊ＋１〜Gm，ｊ＋１の各群をチエ
ツクし、使用中であればGi，ｊ＋２〜Gm，ｊ＋
２の各群をチエツクして使用中かどうかみる。 使用中であればこのようなチエツクを繰返し、
最大使用列数jmaxを検知する。このようにし
て、最大使用列数jmaxを検知すると、群番号決
定回路１６では、Gi，jmax＋１の群を選択す
る。そして、構造検出回路１５では、読出された
仮群情報からスタツク付きかどうかを判断する。
スタツク付きであれば、構造検出回路１５は、基
準群指示回路１７に信号を与える。したがつて、
スタツクメモリ１８においては、プツシユダウン
スタツクの指示により、基準群GBi，ｊ（jmax＋
１）を保護する。そして、基準群指示回路１７は
基準群番号ｉ，ｊとして、ｉ，jmax＋１をセツ
トする。その後スタツク付きでない場合と同じ
く、選択群Gi，ｊに決定された仮群TGiの情報を
群情報メモリ２０に書込む。 連結構造がORの場合には、まず、構造検出回
路１５において、スタツク付きかどうかを判断す
る。スタツク付であれば、上述の説明と同じよう
に、スタツクメモリ１８において、プツシユダウ
ンスタツク指示により基準群GBi，ｊを保護す
る。また、連結構造がORの場合には、第３図
（第９図）に示すような連結要素を用いるため、
群番号決定回路１６では、基準群GBi，ｊの左下
の連結要素Ti，ｊ−１（第９図）をオン状態に
セツトする。基準群指示回路１７では、基準群番
号ｉ，ｊとしてｉ＋１，ｊを指定し、新らたな基
準群GBi＋１，ｊをGBi，ｊとしてセツトする。
ここで、マトリクスチエツク回路１９では、基準
群GBi，ｊと同一行でこの基準群よりも右方の群
の使用をチエツクする。そして、使用中であれ
ば、再び連結要素、基準群を変えてセツトする。
また使用中でなければ群番号決定回路１６におい
ては、選択群Gi，ｊとして基準群GBi，ｊをセツ
トする。 先の判断ステツプにおいて、スタツク付きでな
ければ、構造検出回路１５では、選択群Gi，ｊ
として、基準群GBi，ｊをセツトする。そして、
群番号決定回路１６では、連結構造がORである
ことから、選択群Gi，ｊの左下（第９図）の連
結要素Ti，ｊ―１をオン状態にセツトする。そ
れとともに、選択群番号ｉ，ｊとしてｉ＋１，ｊ
をセツトし、群Gi＋１，ｊを選択する。つづい
て、マトリクスチエツク回路Ｇにおいて、選択群
Gi，ｊと同一行でかつそれより右方（図におい
て）の群の使用をチエツクする。そして、使用中
であれば、再び連結要素、選択群を変えてセツト
する。また、使用中でなければ、マトリクスチエ
ツク回路１９では、基準群GBi，ｊから選択群
Gi，ｊまでの行における最大使用列数jmaxを検
知する。群番号決定回路１６では、このjmaxに
よつて、基準群GBi，ｊとGBi，jmaxの間の未使
用群をオン状態（連結要素として用いる）にセツ
トする。それとともに、この回路１６では、撰択
群Gi，ｊとGi，jmaxの間の未使用群を、連結要
素として用いるために、オン状態にセツトし、基
準群GBi，jmaxと選択群Gi，jmaxの間の右連結
要素Ti，jmaxをオン状態にセツトする。 その後、スタツク付であつてもなくても、選択
群Gi，ｊ（jmax）に相当する仮群TGiの情報を
群情報メモリ２０に書込む。 連結構造がOUTであれば、群番号決定回路１
６は、選択群番号ｉ，ｊとして、１，ｚをセツト
し、G1，ｚを選択する。それとともに、回路１
６では、第１行の各群G1，１〜ｎの未使用群
を、連結要素として使用するように、オン状態に
セツトする。そして、この選択群G1，ｚに相当
する仮群TGiの情報を群情報メモリ２０に書込
む。その後、構造検出回路１５では、出力かどう
かを判別し、OUTは出力であるので、仮群アド
レスカウンタ１４の歩進を停めて、終了とする。 連結構造がAND STAであれば、基準群指示回
路１７は、スタツクメモリ１８にポツプアツプス
タツクの指示を与え、基準群GBi，ｊを変更す
る。その後仮群アドレスカウンタ１４を＋１させ
る。 連結構造がOR STAであれば、基準群指示回
路１７は、スタツクメモリ１８にポツプアツプス
タツクの指示を与え、基準群GBi，ｊを変更す
る。そして、マトリクスチエツク回路１９では、
現基準群GBi，ｊから旧基準群GBi，ｊまでの行
における最大使用列数jmaxを検知する。応じ
て、群番号決定回路１６では、現基準群GBi，ｊ
とGBi，jmaxの間の未使用群および旧基準群Gi，
ｊとGBi，jmaxの間の未使用群を、連結要素とし
て用いるように、オン状態にセツトする。さら
に、基準群GBi，jmaxとGBi，jmaxの間の右連続
要素Ti，jmaxをオン状態にセツトする。その
後、仮群アドレスカウンタ１４を＋１する。以上
でこの発明の要部の詳細な構成ないし動作につい
て一般的に説明したが、以下には、第１図のラダ
ー図、第２図のプログラムに基づいて、具体的に
説明する。 まず、図示しないキー入力手段によつて、出力
命令Y100を呼出し、この命令Y100の一連のプロ
グラムをモニタするように設定する。この出力命
令Y100を構成する一連の要素命令は、第２図に
示すようにプログラムされている。そして、出力
命令OUT Y100のプログラムの先頭要素命令
は、アドレス検索回路２によつて、アドレス0000
の命令STAX000であることが検索される。した
がつて、アドレスカウンタ３には、先頭要素命令
アドレス0000がプリセツトされる。そして、読出
回路４によつて、命令STAX000が読出される。
構造検出回路５では、この命令が先頭命令である
ことから、仮群番号ｉを１として仮群TG1を作成
する。そして、この命令がSTA命令であること
から、スタツク指示回路６は、スタツクメモリ７
にプツシユダウンスタツクの指示を与える。した
がつて、仮群TG1がスタツクメモリ７のスタツク
S0に保護される。それとともに一時メモリ８に
命令STAがストアされる。 つづいて、構造検出回路５からの信号によつ
て、アンドゲート１０が開き、アドレスカウンタ
３が歩進され、プログラムメモリ１のアドレス
0001が指定される。そして、読出回路４からは命
令STA X001が読出され、構造検出回路５に与え
られる。この命令はSTAを含むものであるか
ら、構造検出回路５は、構造変化を検出して、新
らたな番号２の仮群TG2を作成する。さらに、こ
の命令がSTAであることから、スタツク指示回
路６は、スタツクメモリ７にプツシユダウンスタ
ツクの指示を与える。したがつて、スタツクメモ
リ７のスタツクの内容は、S0＝TG2，S1＝
TG1，S2…SN＝０となる。そして、一時メモリ
８にSTAが書込まれ、構造検出回路５は再びア
ンドゲート１０を開ける。そのため、アドレスカ
ウンタ３が歩進されて、プログラムメモリ１のア
ドレス0002が指定される。 そのため、読出回路４からは、プログラムメモ
リ１のアドレス0002の要素命令OR X002が読出
される。構造検出回路５では、一時メモリ８の内
容（１ステツプ前の命令）がSTAであるため、
構造変化がないと判断し、そのために新しい仮群
を形成しない。ただ、先の仮群TG2の内構成数を
２とし、一時メモリ８にORをセツトし、仮群
TG2の内構造をORにセツトする。そして、構造
検出回路５が再びアンドゲート１０を開け、アド
レスカウンタ３が＋１され、プログラムメモリ１
のアドレス0003が指定される。 そして、読出回路４からは命令STA X003が読
出され、構造検出回路５に与えられる。この命令
はSTAを含むものであるから、構造検出回路５
は、構造変化を検出して、新らたな番号３の仮群
TG3を作成する。さらに、この命令がSTAであ
ることから、スタツク指示回路６は、スタツクメ
モリ７にプツシユダウンスタツクの指示を与え
る。したがつて、スタツクメモリ７のスタツクの
内容は、S0＝TG3，S1＝TG2，S2＝TG1，S3…
SN＝０となる。そして、一時メモリ８にSTAが
書込まれ、構造検出回路５は再びアンドゲート１
０を開ける。そのため、アドレスカウンタ３が歩
進されて、プログラムメモリ１のアドレス0004が
指定される。 以下同様にして、アドレス0004，0005の要素命
令は、仮群TG３に含まれ、この仮群TG３の内構
造はANDとして仮群情報メモリ９にストアされ
る。 アドレス0006の命令は、OR STAである。し
たがつて、構造検出回路５は、新しい仮群TG4を
形成するとともに、スタツク指示回路６によつて
ポツプアツプスタツクの指示を行なう。したがつ
て、スタツクメモリ７からの先の仮群TG3が構造
検出回路５に導びかれ、このOR STA命令との
関連で、仮群TG3の群連結構造がORとしてメモ
リ９に書込まれる。このとき、スタツクの状態
は、S0＝TG2，S1＝TG1，S2…SN＝０である。
つぎに、プログラムアドレス0007の内容は、
AND STAである。したがつて、スタツクメモリ
７にポツプアツプスタツクを行なわせ、スタツク
S0にある仮群TG2を構造検出回路５に導びく、
そして、仮群TG2の群連結構造が、AND STMと
の関連で、ANDとしてメモリ９に書込まれる。
すなわち、PG3の群連結構造はPG4のOP STAに
よりORと決定され、PG2の群連結構造はその次
に表われるAND STAによりANDと決定され
る。 同様にして、アドレス0026の要素命令の読出
し、検出が終了すると、仮群として第２図に示す
TG1からTG16までの情報が仮群情報メモリ９に
ストアされる。 つぎに、アドレス0027の命令OUT Y100が読
出されると、仮群情報メモリ９に仮群TG17の情
報を書込むとともに、アンドゲート１０を閉じ、
アドレスカウンタ３の機能を停止させる。このよ
うにして、第２図のPASS1が終了し、仮群情報
メモリ９が以後のPASS2の出発点となる。この
とき、仮群情報メモリ９に記憶されている内容
は、仮群番号、先頭命令のアドレス、連結構造、
内構造、スタツク情報、内構成数等であり、第２
図に示す。 つぎに、仮群番号TGiを群番号Gi，ｊに変更す
るためのPASS2の操作を行なう。PASS1が終了
すると、仮群アドレスカウンタ１４が起動ないし
能動化される。PASS2における必要情報は、群
連結構造、スタツク情報、基準群番号、使用群番
号の４種である。群の先頭命令のアドレス、内構
造、内構成数については仮群情報メモリ９の内容
と群情報メモリ２０の内容が共通である。 PASS2の開始として、構造検出回路１５に仮
群情報メモリ９のアドレス0000からの仮群TG1が
入力される。先頭群命令であるTG1の情報は、基
準群指示回路１７に入力され、スタツクメモリ１
８をリセツトするとともに、そのスタツクS0に
基準群G1，１をセツトする。また、マトリクス
チエツク回路１９への入力によつて、この回路１
９をリセツトし、群G1，１を使用状態にセツト
する。群情報メモリ２０には、選択群G1，１の
領域に仮群TG1の情報をストアする。 つぎに、群番号決定回路１６は、群G1，１を
選択したことに応じて、アンドゲート１３を開
け、仮群アドレスカウンタ１４を歩進せしめる。
したがつて読出回路１２からは、仮群情報メモリ
９からの仮群TG2が読出される。この仮群TG2の
連結構造は、ANDであることから、基準群G1，
１に対してANDの位置にある群G1，２が選択さ
れる。このとき、マトリクスチエツク回路１９に
より、Gi，２（ｉ＝１〜ｍ）の使用がチエツク
される。そして、使用している群がないことか
ら、正式に選択群G1，２として群情報メモリ２
０に書込む。また、スタツク付であるため、スタ
ツクメモリ１８にプツシユダウンスタツクの指示
を基準群指示回路１７から送る。なお、基準群
は、スタツクメモリ１８のスタツクS0に記憶さ
れているものであるから、この時点では、G1，
２となる。 つぎに、群番号決定回路１６からの信号によつ
て、アンドゲート１３が開かれ、仮群アドレスカ
ウンタ１４が＋１される。したがつて、仮群情報
メモリ９から、仮群TG3が読出される。この仮群
TG3は、スタツク付のOR構造である。そのた
め、先の基準群G1，２に対するOR構造となり、
連結要素T1，１を選択する。また、このとき、
マトリクスチエツク回路１９によつて、G2，ｊ
（２〜ｎ）の使用がチエツクされる。そして、使
用している群がないことから、群番号決定回路１
６は正式にG2，２を選択し、群情報メモリ２０
に書込む。また、スタツク付であるため、基準群
をかえる必要があり、基準群指示回路１７によつ
て、スタツクメモリ１８にプツシユダウンスタツ
クを指示する。応じて、スタツクメモリ１８のス
タツクS0＝G2，２、S1＝G1，２、S2＝G1，１と
なり、新しい基準群｛TBi，ｊ）として、スタツ
クS0の内容すなわちG2，２が決められる。 つぎの仮群情報メモリ９のアドレス0003から
は、仮群TG4が読出される。この仮群TG4はOR
STAである。この命令OR STAによつて、スタ
ツクメモリ１８にポツプアツプスタツクの指示を
与え、基準群をかえる。その結果スタツクS0＝
G1，２、S1＝G1，１となり、基準群はG1，２と
なる。また、OR STAはスタツクS0（G2，２）
とS1（G1，２）との連結をORとするものであ
り、連結要素T1，２をオン状態としてセツトす
る。さらに、つぎの仮群TG5は、AND STAであ
る。スタツクメモリ１８へのポツプアツプスタツ
クの指示によつて、基準要素として、G1，１を
スタツクS0に移す。そして、つぎの仮群TG6が
スタツクなしのAND連結構造であることから、
基準群指示回路１７はスタツクメモリ１８には何
らの指示も与えない。基準群G1，１に対する
AND連結は、G1，２であるが、マトリクスチエ
ツク回路１９によつてこのGi，２（ｉ＝１〜
ｍ）をチエツクする。そして、G1，２がすでに
使用されているため、つぎの列Gi，３（ｉ＝１
〜ｍ）の群のチエツクを行なう。したがつて、こ
の仮群TG6は群番号G1，３として決定される。
しかしながら、スタツクメモリ１８が移動しない
ため、基準群番号G1，１に変更はない。 つぎの仮群情報メモリ９のアドレス0006の内容
すなわち仮群TG7は、連結構造がORであり、ス
タツク付きである。基準群G1，１に対してOR連
結であるため、マトリクスチエツク回路１９で
は、まず、G2，ｊ（ｊ＝１〜ｎ）の使用をチエ
ツクする。ところが、G2，２がすでに使用され
ているため、つぎの行G3，ｊ（ｊ＝１〜ｎ）の
群をチエツクする。この行の群はいずれも未使用
であるため、群番号決定回路１６では、正式に、
仮群TG7をG3，１と決定する。また、この仮群
TG7はスタツク付であるため、基準群指示回路１
７は、基準群を変更するために、スタツクメモリ
１８にプツシユダウンスタツクの指示を行なう。
したがつて、選択群G3，１がスタツクS0に記憶
され、新しい基準群となる。すなわち、このとき
のスタツクの状態はS0＝G3，１、S1＝G1，１、
S2…SN＝０となる。 つぎの仮群TG8が読出され、群番号決定回路１
６では、この仮群TG8に対して、群G4，１を選
択する。そして、仮群TG9が読出され、群番号決
定回路１６では、連結要素T3，１を選択する。
なお、このとき、スタツクの状態は、S0＝G3，
１、S1＝G1，１である。 さらに、仮群TG10は、OR STAである。した
がつて、基準群指示回路１７は、スタツクメモリ
１８に対して、ポツプアツプスタツク指示を行な
う。また、このORは、群G1，１とG3，１との
OR連結を示すものである。このとき、群G3，１
は、単純に群G1，１にOR接続されるものではな
く、群G1，１に付随する群（第２図，第３図の
例では、G1，２、G1，３、G2，２）すべてに対
するOR連結といえる。したがつて、群番号決定
回路１６では、群G1，１とG3，１との間に存在
する３行の群の中から最大の使用列数（G1，
３）を検出し、その右側の連結要素T1，３およ
びT2，３と、群G3，１から連結要素T1，３およ
びT2，３までの単なる接続要素としての群G3，
２およびG3，３とを選択する。このOR STAの
連結手法は、スタツクなしのOR構造の先の群へ
の連結要素選択にも適用され得る。 仮群TG11〜TG16にも、同様にして、この第２
図に示す群、連結要素が選択される。 そして、最終の仮群TG17が読出されると、構
造検出回路１５はアンドゲート１３を閉じ、以後
仮群アドレスカウンタ１４の機能を停止させる。
なお、この最終仮群TG１７を読出すとき、基準
要素（スタツクS0）がG1，１になつていること
が、プログラムの構造上正しい条件となる。ま
た、出力群はG1，ｚであることから、この第１
行の残りの群G1，５〜G1，ｎは、単に連結要素
として選択される。このようにして、PASS2が
終了する。この時点で、群情報メモリ２０には、
各選択群の情報と、接続要素としてのG3，２お
よびG3，３と、連結要素T1，１、T1，２、
T1，３、T2，３、T1，４およびT2，４の情報
とがストアされている。 最終の仮群TG17を読出して、アンドゲート１
３が閉じられると、表示容量チエツク回路２１が
起動ないし能動化される。そして、パターン表示
装置２３によつて、群情報メモリ２０にストアさ
れたすべての群ないし連結要素が表示できれば、
このメモリ２０の内容が装置２３によつて、第４
図に示すように、一括表示される。また、パター
ン表示装置２３の容量が群情報メモリ２０にスト
アされた群ないし連結要素の数より小さい場合に
は、再度群命令をより大きなまとまりの群命令と
して構成し、表示すべき群数を減らし、パターン
表示装置２３で一括表示できるように繰返す。す
なわち、表示容量チエツク回路２１によつて、容
量オーバーが検知されると、この回路２１はアド
レスカウンタ３を再び能動化する。したがつて、
群情報メモリ２０のアドレス0000の群G1，１か
ら順に群命令が読出回路４によつて読出される。
そして、このメモリ２０からの群命令について、
上述のPASS1，PASS2を適用する。その結果、
第５図に示すような新しい群配置として一括表示
され得る。 第５図の群配置によつてもなおパターン表示装
置２３の容量をオーバーすれば、さらに、
PASS1，PASS2を適用する。そうすれば、第６
図に示す群配置として一括表示され得る。 なお、第４図、第５図、第６図の関係は次表の
とおりである。

【表】 なお、上述の実施例では、ハードウエア構成の
例について説明したが、これはたとえばマイクロ
プロセサ等を用いてソフトウエア構成で処理して
もよいことはもちろんである。また、群番号決定
に際して、先頭から順に決定するようにしたが、
これは出力群から順に決定するようにしてもよ
い。 以上のように本発明によれば、出力命令が表示
されるので、プログラムのチエツクが容易とな
る。

【図面の簡単な説明】

第１図はこの発明の背景となるラダー図の一例
を示す。第２図は第１図のラダー図に従つたプロ
グラム例を示す。第３図はパターン表示装置のマ
トリクス形式の一例を示す。第４図、第５図、第
６図は、それぞれ、異なる群配置の表示例を示
す。第７図はこの発明の好ましい実施例を示すブ
ロツク図である。第８図はスタツクメモリの動作
を示す。第９図はマトリクスチエツクの動作を説
明する図である。第１０図、第１１Ａ図、第１１
Ｂ図は、この発明の要部の動作を説明するための
フロー図である。 図において、１はプログラムメモリ、３はアド
レスカウンタ、５，１５は構造検出回路、６はス
タツク指示回路、７，１８はスタツクメモリ、９
は仮群情報メモリ、１４は仮群アドレスカウン
タ、１６は群番号決定回路、１７は基準群指示回
路、１９はマトリクスチエツク回路、２０は群情
報メモリ、２１は表示容量チエツク回路、２３は
パターン表示装置を示す。

Claims (1)

1. 【特許請求の範囲】 １ １つの出力命令が一連の要素命令によつて構
   成されるシーケンス回路図をプログラムしたプロ
   グラマブルシーケンスコントローラのモニタ装置
   において、 前記一連の要素命令およびそれらの要素命令の
   構造変化を予めストアしておき、 前記ストアされている１ステツプ前の要素命令
   との構造変化を検出することによつて、相互に論
   理和または論理積を構成する連続した複数の要素
   命令、あるいは独立した単一の要素命令毎に、単
   一の群命令を構成するものとして群番号を付し、 前記各群命令の内部構造および各群命令間の連
   結要素を群番号に対応してストアし、 複数の群命令表示部および各群命令表示部間を
   連結する連結要素表示部を備えるパターン表示装
   置で、前記ストアされた群番号および連結要素に
   対応する群命令表示部および連結要素表示部を点
   灯表示することにより、前記プログラムを一括的
   にパターン表示するようにしたプログラマブルシ
   ーケンスコントローラのモニタ装置。 ２ １つの出力命令が一連の要素命令によつて構
   成されるシーケンス回路図をプログラムしたプロ
   グラマブルシーケンスコントローラのモニタ装置
   において、 前記一連の要素命令およびそれらの要素命令の
   構造変化を予めストアしておき、 前記ストアされている１ステツプ前の要素命令
   との構造変化を検出することによつて、相互に論
   理和または論理積を構成する連続した複数の要素
   命令、あるいは独立した単一の要素命令毎に、単
   一の群命令を構成するものとして群番号を付し、 前記各群命令の内部構造および各群命令相互間
   の連結要素を群番号に対応してストアし、 複数の群命令表示部および各群命令表示部間を
   連結する連結要素表示部を備えるパターン表示装
   置で、前記ストアされた群番号および連結要素に
   対応する群命令表示部および連結要素表示部を点
   灯表示することにより前記プログラムを一括的に
   パターン表示するようにし、前記一括パターン表
   示のための群命令および連結要素の数がパターン
   表示装置の容量を越えるかどうか判別し、 前記数が表示容量以下の場合には前記群命令お
   よび連結要素を用いて一括的にパターン表示し、
   表示容量を越えた場合には、１ステツプ前の群命
   令との構造変化を検出することにより、前記スト
   アされた群命令を、相互に論理和または論理積を
   構成する複数の群命令、あるいは独立した単一の
   群命令毎に、新たな単一の群命令として判断して
   ストアし、 前記新たな群命令および新たな群命令相互間の
   連結要素を用いて一括的にパターン表示するよう
   にしたプログラマブルシーケンスコントローラの
   モニタ装置。