JPH0821006B2 - Ｒａｍチェック方法 - Google Patents
Ｒａｍチェック方法Info
- Publication number
- JPH0821006B2 JPH0821006B2 JP63252709A JP25270988A JPH0821006B2 JP H0821006 B2 JPH0821006 B2 JP H0821006B2 JP 63252709 A JP63252709 A JP 63252709A JP 25270988 A JP25270988 A JP 25270988A JP H0821006 B2 JPH0821006 B2 JP H0821006B2
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- JP
- Japan
- Prior art keywords
- block
- ram
- check
- check pattern
- pattern
- Prior art date
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Description
【発明の詳細な説明】 ［発明の目的］ 〔産業上の利用分野〕 本発明は、データ処理装置等に組込まれているRAM
（ランダクアクセスメモリ）のチェック方法の改良に関
する。
（ランダクアクセスメモリ）のチェック方法の改良に関
する。
第４図は、従来のRAMチェック方式を示す図である。
このRAMチェック方式は、RAMのチェック対象となるRAM
エリアを均等な大きさのｎ（ｎは整数）ブロックに分割
した後、予め用意された１アドレス分のRAMチェックデ
ータFFを、第１ブロックのメモリ空間の全てのアドレス
に書込む。
このRAMチェック方式は、RAMのチェック対象となるRAM
エリアを均等な大きさのｎ（ｎは整数）ブロックに分割
した後、予め用意された１アドレス分のRAMチェックデ
ータFFを、第１ブロックのメモリ空間の全てのアドレス
に書込む。
次に、第１ブロックのメモリ内容をストリング（文字
列入力）命令、或いはDMA（Direct Memory Access）命
令の転送方法により第２ブロックへ転送する。第２ブロ
ックへの転送が終了したら、第２ブロックのメモリ内容
を第３ブロックへ転送する。
列入力）命令、或いはDMA（Direct Memory Access）命
令の転送方法により第２ブロックへ転送する。第２ブロ
ックへの転送が終了したら、第２ブロックのメモリ内容
を第３ブロックへ転送する。
以下、同様にして順次次のブロックへ転送していき、
最終ブロックである第ｎブロックへの転送が終了した
ら、第ｎブロックのメモリ内容を一番地づつリードして
第１ブロックへの書込みに使用したRAMチェックデータF
Fと比較し、両者が一致していれば正常であり、異なっ
ていれば異常であると判定する。
最終ブロックである第ｎブロックへの転送が終了した
ら、第ｎブロックのメモリ内容を一番地づつリードして
第１ブロックへの書込みに使用したRAMチェックデータF
Fと比較し、両者が一致していれば正常であり、異なっ
ていれば異常であると判定する。
ところが、このようなRAMチェック方式は、各ブロッ
クの全番地を同一のチェックデータにより検査している
ため、RAMチェックデータFFのビットパターンに対する
信頼性は検査できても他のビットパターンに対する信頼
性までは検査することができずビット間の見逃し等があ
りチェックの信頼性に欠げる問題がある。
クの全番地を同一のチェックデータにより検査している
ため、RAMチェックデータFFのビットパターンに対する
信頼性は検査できても他のビットパターンに対する信頼
性までは検査することができずビット間の見逃し等があ
りチェックの信頼性に欠げる問題がある。
そこで、上記した欠点を補完する観点から、第５図に
示すようなチェック方式が考えられている。このチェッ
ク方式は、複数種類のRAMチェックデータAA,55,00,FFを
用意する。なお、55はAA、FFは00の１の補数である。
示すようなチェック方式が考えられている。このチェッ
ク方式は、複数種類のRAMチェックデータAA,55,00,FFを
用意する。なお、55はAA、FFは00の１の補数である。
先ず、第４図に示す方式と同様に、RAMチェックデー
タAAを第１ブロックの全てのアドレスにそれぞれ書込
み、第１ブロックのメモリ内容を読出して第２ブロック
へ転送して書き込み、以下同様にして第ｎブロックまで
転送する。そして、第ｎブロックのメモリ内容を１アド
レスづつ読出してRAMチェックデータAAとそれぞれ比較
する。
タAAを第１ブロックの全てのアドレスにそれぞれ書込
み、第１ブロックのメモリ内容を読出して第２ブロック
へ転送して書き込み、以下同様にして第ｎブロックまで
転送する。そして、第ｎブロックのメモリ内容を１アド
レスづつ読出してRAMチェックデータAAとそれぞれ比較
する。
次に、RAMチェックデータAAによるチェックが終了し
たら、次のRAMチェックデータ55を用いて同様にRAM全体
のチェックを行う。さらに、RAMチェックデータ55によ
るチェックが終了したら00,FFによるRAM全体のチェック
を順次実行する。
たら、次のRAMチェックデータ55を用いて同様にRAM全体
のチェックを行う。さらに、RAMチェックデータ55によ
るチェックが終了したら00,FFによるRAM全体のチェック
を順次実行する。
このように、４種類のRAMチェックデータ（AA,55,00,
FF）を用いてチェックを行うことにより、一種類のRAM
チェックデータを用いてチェックを行う場合に比してビ
ット間の見逃しを少なくすることができる。
FF）を用いてチェックを行うことにより、一種類のRAM
チェックデータを用いてチェックを行う場合に比してビ
ット間の見逃しを少なくすることができる。
しかし、４種類のRAMチェックデータを用いてそれぞ
れ同様のチェックを行うことから、前述した第４図のチ
ェック方式に比べて４倍の検査時間が必要となり検査時
間が長くなるといった欠点がある。
れ同様のチェックを行うことから、前述した第４図のチ
ェック方式に比べて４倍の検査時間が必要となり検査時
間が長くなるといった欠点がある。
また、第５図に示す方式は、特定のRAMチェックデー
タのみに着目すれば、１ブロックの全てのアドレスに同
一のチェックデータが書込まれるので、前後の番地間で
の見逃しが生じる可能性が高い。前後の番地間での見逃
しとは、RAMのａ番地に書込みしたにも拘らず、RAMの異
常により、他の番地（例えばｂ番地）に書込まれてしま
うことをいう。
タのみに着目すれば、１ブロックの全てのアドレスに同
一のチェックデータが書込まれるので、前後の番地間で
の見逃しが生じる可能性が高い。前後の番地間での見逃
しとは、RAMのａ番地に書込みしたにも拘らず、RAMの異
常により、他の番地（例えばｂ番地）に書込まれてしま
うことをいう。
［発明が解決しようとする課題］ 従って、上述した従来のRAMチェック方式は、チェッ
ク結果の信頼性が劣っており、ある程度の信頼性を確保
できたとしてもチェック時間が長くなるといった問題が
あった。
ク結果の信頼性が劣っており、ある程度の信頼性を確保
できたとしてもチェック時間が長くなるといった問題が
あった。
そこで本発明は、以上のような問題点を解決するため
になされたもので、チェック時間の短縮化を図り、しか
も信頼性の高いRAMチェック方法を提供することを目的
とする。
になされたもので、チェック時間の短縮化を図り、しか
も信頼性の高いRAMチェック方法を提供することを目的
とする。
［発明の構成］ 〔課題を解決するための手段〕 本発明によるRAMチェック方法は、上記目的を達成す
るために、以下のような手段を講じた。
るために、以下のような手段を講じた。
請求項１に対応する本発明は、チェック対象となるRA
Mのメモリ空間を均等な大きさのｎブロックに分割し、
第１ブロックから第ｎブロックに掛けてチェックパター
ンを転送することにより前記RAMの健全性をチェックす
るRAMチェック方法において、 ａ）１ブロックの番地数と同数で且つ異なるチェックデ
ータを所定の順番で配列してなるRAMチェックパターン
を、前記メモリ空間の第１ブロックの最上位番地から最
下位番地に、当該RAMチェックパターンでの各チェック
データの配列順位と当該第１ブロックの番地数とを対応
させて書き込み、 ｂ）前記第１ブロックに書き込まれたRAMチェックパタ
ーンを読出し、その読出したRAMチェックパターンを構
成するデータ配列の一端部にある１つ以上のチェックデ
ータを当該データ配列の他端部へ移動するようにRAMチ
ェックパターン全体をシフトして第２ブロックのRAMチ
ェックパターンを作成し、 ｃ）その第２ブロックのRAMチェックパターンを、第２
ブロックの最上位番地から最下位番地に、当該RAMチェ
ックパターンでの各チェックデータの配列順位と当該第
２ブロックの番地数とを対応させて書き込み、 ｄ）前記ｂ）及びｃ）の操作を第ｎブロックに至るまで
対象ブロックを変えながら繰り返し行い、 ｅ）チェック開始時のRAMチェックパターン、ブロック
分割数及びRAMチェックパターンの一端部から他端部へ
移動するチェックデータ数に基づいて計算されるRAMチ
ェックパターンと、実際に第ｎブロックから読出された
RAMチェックパターンとを比較してRAMの良否を判定する
ようにした。
Mのメモリ空間を均等な大きさのｎブロックに分割し、
第１ブロックから第ｎブロックに掛けてチェックパター
ンを転送することにより前記RAMの健全性をチェックす
るRAMチェック方法において、 ａ）１ブロックの番地数と同数で且つ異なるチェックデ
ータを所定の順番で配列してなるRAMチェックパターン
を、前記メモリ空間の第１ブロックの最上位番地から最
下位番地に、当該RAMチェックパターンでの各チェック
データの配列順位と当該第１ブロックの番地数とを対応
させて書き込み、 ｂ）前記第１ブロックに書き込まれたRAMチェックパタ
ーンを読出し、その読出したRAMチェックパターンを構
成するデータ配列の一端部にある１つ以上のチェックデ
ータを当該データ配列の他端部へ移動するようにRAMチ
ェックパターン全体をシフトして第２ブロックのRAMチ
ェックパターンを作成し、 ｃ）その第２ブロックのRAMチェックパターンを、第２
ブロックの最上位番地から最下位番地に、当該RAMチェ
ックパターンでの各チェックデータの配列順位と当該第
２ブロックの番地数とを対応させて書き込み、 ｄ）前記ｂ）及びｃ）の操作を第ｎブロックに至るまで
対象ブロックを変えながら繰り返し行い、 ｅ）チェック開始時のRAMチェックパターン、ブロック
分割数及びRAMチェックパターンの一端部から他端部へ
移動するチェックデータ数に基づいて計算されるRAMチ
ェックパターンと、実際に第ｎブロックから読出された
RAMチェックパターンとを比較してRAMの良否を判定する
ようにした。
請求項２に対応する本発明は、チェック対象となるRA
Mのメモリ空間を均等な大きさのｎブロックに分割し、
第１ブロックから第ｎブロックに掛けてチェックパター
ンを転送することにより前記RAMの健全性をチェックす
るRAMチェック方法において、 ａ）１ブロックの番地数と同数のビットデータで表され
た数値からなり１番地おきに連続する数値が配列されそ
れら各数値を前番地とする次番地に前番地に設定された
数値に対する１の補数がそれぞれ設定されたRAMチェッ
クパターンを、前記メモリ空間の第１ブロックの最上位
番地から最下位番地に、当該RAMチェックパターンでの
各数値の配列順位と当該第１ブロックの番地数とを対応
させて書き込み、 ｂ）前記第１ブロックに書き込まれたRAMチェックパタ
ーンを読出し、その読出したRAMチェックパターンを構
成する数値配列の一端部にある１つ以上の数値を当該数
値配列の他端部へ移動するようにRAMチェックパターン
全体をシフトして第２ブロックのRAMチェックパターン
を作成し、 ｃ）その第２ブロックのRAMチェックパターンを、第２
ブロックの最上位番地から最下位番地に、当該RAMチェ
ックパターンでの各数値の配列順位と当該第２ブロック
の番地数とを対応させて書き込み、 ｄ）前記ｂ）及びｃ）の操作の第ｎブロックに至るまで
対象ブロックを変えながら繰り返し行い、 ｅ）チェック開始時のRAMチェックパターン、ブロック
分割数及びRAMチェックパターンの一端部から他端部へ
移動する数値数に基づいて計算されるRAMチェックパタ
ーンと、実際に第ｎブロックから読出されたRAMチェッ
クパターンとを比較してRAMの良否を判定するようにし
た。
Mのメモリ空間を均等な大きさのｎブロックに分割し、
第１ブロックから第ｎブロックに掛けてチェックパター
ンを転送することにより前記RAMの健全性をチェックす
るRAMチェック方法において、 ａ）１ブロックの番地数と同数のビットデータで表され
た数値からなり１番地おきに連続する数値が配列されそ
れら各数値を前番地とする次番地に前番地に設定された
数値に対する１の補数がそれぞれ設定されたRAMチェッ
クパターンを、前記メモリ空間の第１ブロックの最上位
番地から最下位番地に、当該RAMチェックパターンでの
各数値の配列順位と当該第１ブロックの番地数とを対応
させて書き込み、 ｂ）前記第１ブロックに書き込まれたRAMチェックパタ
ーンを読出し、その読出したRAMチェックパターンを構
成する数値配列の一端部にある１つ以上の数値を当該数
値配列の他端部へ移動するようにRAMチェックパターン
全体をシフトして第２ブロックのRAMチェックパターン
を作成し、 ｃ）その第２ブロックのRAMチェックパターンを、第２
ブロックの最上位番地から最下位番地に、当該RAMチェ
ックパターンでの各数値の配列順位と当該第２ブロック
の番地数とを対応させて書き込み、 ｄ）前記ｂ）及びｃ）の操作の第ｎブロックに至るまで
対象ブロックを変えながら繰り返し行い、 ｅ）チェック開始時のRAMチェックパターン、ブロック
分割数及びRAMチェックパターンの一端部から他端部へ
移動する数値数に基づいて計算されるRAMチェックパタ
ーンと、実際に第ｎブロックから読出されたRAMチェッ
クパターンとを比較してRAMの良否を判定するようにし
た。
請求項３に対応する本発明は、上記したいずれかのRA
Mチェック方法において、前記メモリ空間の第１ブロッ
クから第ｎブロックに掛けRAMチェックパターンの転送
を少なくとも２回行い、１回目のチェックに用いたRAM
チェックパターンの連続する２番地のデータを２番地毎
に配列順位を入れ替えて、２回目のチェックにおけるチ
ェック開始時のRAMチェックパターンとして用いる。
Mチェック方法において、前記メモリ空間の第１ブロッ
クから第ｎブロックに掛けRAMチェックパターンの転送
を少なくとも２回行い、１回目のチェックに用いたRAM
チェックパターンの連続する２番地のデータを２番地毎
に配列順位を入れ替えて、２回目のチェックにおけるチ
ェック開始時のRAMチェックパターンとして用いる。
［作用］ 請求項１および請求項２に対応する本発明によれば、
異なるチェックデータを所定の順番で配列してなるRAM
チェックパターンが１ブロックに書き込まれ、次のブロ
ックには前ブロックから読み出されたパターンの一端部
にある１つ以上のチェックデータを当該データ配列の他
端部へ移動するように全体をシフトさせたRAMチェック
パターンが書込まれる。そして、上記操作が第ｎブロッ
クに至るまで対象ブロックを変えながら繰り返し行なわ
れ、最終的には計算上求められるパターンと実際に書込
み・転送を行ったデータパターンとを比較して良否が判
定される。
異なるチェックデータを所定の順番で配列してなるRAM
チェックパターンが１ブロックに書き込まれ、次のブロ
ックには前ブロックから読み出されたパターンの一端部
にある１つ以上のチェックデータを当該データ配列の他
端部へ移動するように全体をシフトさせたRAMチェック
パターンが書込まれる。そして、上記操作が第ｎブロッ
クに至るまで対象ブロックを変えながら繰り返し行なわ
れ、最終的には計算上求められるパターンと実際に書込
み・転送を行ったデータパターンとを比較して良否が判
定される。
従って、１ブロック内において異なる番地に異なるチ
ェックデータが書き込まれ、且つ前後の番地間において
も異なるチェックデータが書き込まれるので、ビット間
の見逃し又は前後の番地間の見逃しを防止でき、チェッ
クの信頼性を上げることができると共に１回のチェック
での信頼性が高くなることから複数回チェックを繰り返
して信頼性を確保する場合、従来よりも少ないチェック
回数で高い信頼性を確保できチェック時間を短縮でき
る。
ェックデータが書き込まれ、且つ前後の番地間において
も異なるチェックデータが書き込まれるので、ビット間
の見逃し又は前後の番地間の見逃しを防止でき、チェッ
クの信頼性を上げることができると共に１回のチェック
での信頼性が高くなることから複数回チェックを繰り返
して信頼性を確保する場合、従来よりも少ないチェック
回数で高い信頼性を確保できチェック時間を短縮でき
る。
請求項３に対応する本発明によれば、少なくとも２回
チェックが行われ、２回目のチェック開始時のRAMチェ
ックパターンとして、１回目のチェックに用いたRAMチ
ェックパターンの連続する２番地のデータを２番地毎に
配列順位を入れ替えたものが用いられる。これにより２
回目のチェック時には同一ブロックの同一アドレスに同
一チェックデータが書き込まれる可能性を下げることが
でき、チェックの信頼性をより上げることができる。
チェックが行われ、２回目のチェック開始時のRAMチェ
ックパターンとして、１回目のチェックに用いたRAMチ
ェックパターンの連続する２番地のデータを２番地毎に
配列順位を入れ替えたものが用いられる。これにより２
回目のチェック時には同一ブロックの同一アドレスに同
一チェックデータが書き込まれる可能性を下げることが
でき、チェックの信頼性をより上げることができる。
以下、本発明の実施例について図面を参照して説明す
る。
る。
第１図はRAMチェック方法の一実施例を示す図であ
る。本実施例は異なるチェックパターンを用いて２回の
チェックを行なう。１回目のチェックは、チェック対象
となるRAMエリアをｎブロックに分割し、チェック開始
時のチェックパターン１（Ａ〜Ｈの各データを１番地か
ら順に配列したもの）を記憶してあるデータ群を第１ブ
ロックのメモリ空間へ書込む。そして、第１ブロックへ
の書込みが終了したら、第１ブロックに一旦書込まれた
内容を１番地だけシフトしたものを第２ブロックへ移
す。すなわち、第１ブロックにチェック開始時のチェッ
クパターンＡ〜Ｈが正確に記憶されていれば、Ｈを最上
位の番地とし２番地から順にＡ〜Ｇの各データが配列さ
れたチェックパターンを転送するものとなる。以下、同
様に各ブロックに書込まれたデータを１番地つづシフト
したチェックパターンを第２ブロックから第ｎブロック
まで順次転送していく。そして、第ｎブロックに書込ま
れているチェックパターンとチェック終了時のチェック
パターン２とを比較し、１回目のチェックを終了する。
ここで、チェック終了時のチェックパターン２は、チェ
ック開始時のチェックパターンＡ〜ＨとRAMエリアの分
割数ｎと番地のシフト数とから決定される。
る。本実施例は異なるチェックパターンを用いて２回の
チェックを行なう。１回目のチェックは、チェック対象
となるRAMエリアをｎブロックに分割し、チェック開始
時のチェックパターン１（Ａ〜Ｈの各データを１番地か
ら順に配列したもの）を記憶してあるデータ群を第１ブ
ロックのメモリ空間へ書込む。そして、第１ブロックへ
の書込みが終了したら、第１ブロックに一旦書込まれた
内容を１番地だけシフトしたものを第２ブロックへ移
す。すなわち、第１ブロックにチェック開始時のチェッ
クパターンＡ〜Ｈが正確に記憶されていれば、Ｈを最上
位の番地とし２番地から順にＡ〜Ｇの各データが配列さ
れたチェックパターンを転送するものとなる。以下、同
様に各ブロックに書込まれたデータを１番地つづシフト
したチェックパターンを第２ブロックから第ｎブロック
まで順次転送していく。そして、第ｎブロックに書込ま
れているチェックパターンとチェック終了時のチェック
パターン２とを比較し、１回目のチェックを終了する。
ここで、チェック終了時のチェックパターン２は、チェ
ック開始時のチェックパターンＡ〜ＨとRAMエリアの分
割数ｎと番地のシフト数とから決定される。
次に２回目のチェックを行なう。２回目のチェック開
始時のチェックパターンは、第２図に示すように１回目
のチェックに用いたRAMチェックパターンの連続する２
番地のデータを２番地毎に配列順位を入れ替えたもので
ある。例えば、１回目のチェック開始時のRAMチェック
パターンが、１番地おきに連続する数値が配列されそれ
ら各数値を前番地とする次番地に前番地に設定された数
値に対する１の補数がそれぞれ設定されたRAMチェック
パターンであれば、２回目のチェック開始時のチェック
パターンも１番地おきに連続する数値が配列されそれら
各数値を前番地とする次番地に前番地に設定された数値
に対する１の補数がそれぞれ設定されたRAMチェックパ
ターンとなる。具体的には、１回目のチェック開始時の
RAMチェックパターン（Ａ〜Ｈ）が、Ａ＝FF,B＝00,C＝F
E,D＝01,E＝FD,F＝02,G＝FC,H＝03であれば、２回目の
チェック開始時のチェックパターン（BADCFEHG）は、0
0,FF,01,FE,02,FD,03,FCとなる。このようなチェックパ
ターンを、上記１回目のチェックと同様にして各ブロッ
ク間を順次転送させる。そして第ｎブロックに書込まれ
ている内容とチェック終了時のチェックパターンとを比
較する。そして、上記２回のチェックによる比較結果か
ら、第ｎブロックのメモリ内容とチェック終了時のチェ
ックパターンとが等しければRAMは正常であり、異なっ
ていれば異常であると判定する。
始時のチェックパターンは、第２図に示すように１回目
のチェックに用いたRAMチェックパターンの連続する２
番地のデータを２番地毎に配列順位を入れ替えたもので
ある。例えば、１回目のチェック開始時のRAMチェック
パターンが、１番地おきに連続する数値が配列されそれ
ら各数値を前番地とする次番地に前番地に設定された数
値に対する１の補数がそれぞれ設定されたRAMチェック
パターンであれば、２回目のチェック開始時のチェック
パターンも１番地おきに連続する数値が配列されそれら
各数値を前番地とする次番地に前番地に設定された数値
に対する１の補数がそれぞれ設定されたRAMチェックパ
ターンとなる。具体的には、１回目のチェック開始時の
RAMチェックパターン（Ａ〜Ｈ）が、Ａ＝FF,B＝00,C＝F
E,D＝01,E＝FD,F＝02,G＝FC,H＝03であれば、２回目の
チェック開始時のチェックパターン（BADCFEHG）は、0
0,FF,01,FE,02,FD,03,FCとなる。このようなチェックパ
ターンを、上記１回目のチェックと同様にして各ブロッ
ク間を順次転送させる。そして第ｎブロックに書込まれ
ている内容とチェック終了時のチェックパターンとを比
較する。そして、上記２回のチェックによる比較結果か
ら、第ｎブロックのメモリ内容とチェック終了時のチェ
ックパターンとが等しければRAMは正常であり、異なっ
ていれば異常であると判定する。
このように本実施例によれば、各ブロックの全番地を
異なるチェックデータでチェックし、２回目のチェック
時には１回目のチェックに用いたRAMチェックパターン
の連続する２番地のデータを２番地毎に配列順位を入れ
替えたものを用いてチェックするので、特定の番地を同
じチェックデータで検査することを防止でき、ビット間
の見逃し又は前後の番地間での見逃しを防止でき、チェ
ック結果の信頼性を向上させることができる。また、２
回のチェックで信頼性の高い結果を得ることができるこ
とから、従来のように４回のチェックを行なう場合に比
してチェックに要する時間を約1/2に短縮することがで
きる。
異なるチェックデータでチェックし、２回目のチェック
時には１回目のチェックに用いたRAMチェックパターン
の連続する２番地のデータを２番地毎に配列順位を入れ
替えたものを用いてチェックするので、特定の番地を同
じチェックデータで検査することを防止でき、ビット間
の見逃し又は前後の番地間での見逃しを防止でき、チェ
ック結果の信頼性を向上させることができる。また、２
回のチェックで信頼性の高い結果を得ることができるこ
とから、従来のように４回のチェックを行なう場合に比
してチェックに要する時間を約1/2に短縮することがで
きる。
なお、上記実施例では２回目のチェック開始時のチェ
ックパターンとして１回目のチェック開始時のチェック
パターンを連続する２番地のデータで２番地毎に配列順
位を入れ替えたものを用いているが、１回目のチェック
が終了したときのチェックパターンを２回目のチェック
開始時のチェックパターンとして用いるようにしてもよ
い。また、上記実施例ではチェックパターンを第ｎ−１
ブロックから第ｎブロックへ転送する際に第ｎ−１ブロ
ックのメモリ内容を１番地づつシフトさせていたが、第
３図に示すように２番地づつまたはそれ以上の番地ごと
にシフトさせてもよい。その他、本発明の要旨を逸脱し
ない範囲で種々変形して実施できる。
ックパターンとして１回目のチェック開始時のチェック
パターンを連続する２番地のデータで２番地毎に配列順
位を入れ替えたものを用いているが、１回目のチェック
が終了したときのチェックパターンを２回目のチェック
開始時のチェックパターンとして用いるようにしてもよ
い。また、上記実施例ではチェックパターンを第ｎ−１
ブロックから第ｎブロックへ転送する際に第ｎ−１ブロ
ックのメモリ内容を１番地づつシフトさせていたが、第
３図に示すように２番地づつまたはそれ以上の番地ごと
にシフトさせてもよい。その他、本発明の要旨を逸脱し
ない範囲で種々変形して実施できる。
［発明の効果］ 以上詳記したように本発明によれば、RAMチェックを
短時間で行なうことができ、しかも信頼性の高いチェッ
クを行なうことができるRAMチェック方法を提供でき
る。
短時間で行なうことができ、しかも信頼性の高いチェッ
クを行なうことができるRAMチェック方法を提供でき
る。
第１図〜第３図は本発明の実施例を示す図であって、第
１図は本発明の一実施例を説明するRAMチェック方法を
示すパターン転送図、第２図はチェック開始時のチェッ
クパターンを示す図、第３図は各ブロック間を２番地づ
つシフトさせて転送する他の実施例を示すパターン転送
図、第４図および第５図はそれぞれ従来のRAMチェック
方式を示すパターン転送図である。
１図は本発明の一実施例を説明するRAMチェック方法を
示すパターン転送図、第２図はチェック開始時のチェッ
クパターンを示す図、第３図は各ブロック間を２番地づ
つシフトさせて転送する他の実施例を示すパターン転送
図、第４図および第５図はそれぞれ従来のRAMチェック
方式を示すパターン転送図である。
Claims (3)
- 【請求項１】チェック対象となるRAMのメモリ空間を均
等な大きさのｎブロックに分割し、第１ブロックから第
ｎブロックに掛けてチェックパターンを転送することに
より前記RAMの健全性をチェックするRAMチェック方法に
おいて、 ａ）１ブロックの番地数と同数で且つ異なるチェックデ
ータを所定の順番で配列してなるRAMチェックパターン
を、前記メモリ空間の第１ブロックの最上位番地から最
下位番地に、当該RAMチェックパターンでの各チェック
データの配列順位と当該第１ブロックの番地数とを対応
させて書き込み、 ｂ）前記第１ブロックに書き込まれたRAMチェックパタ
ーンを読出し、その読出したRAMチェックパターンを構
成するデータ配列の一端部にある１つ以上のチェックデ
ータを当該データ配列の他端部へ移動するようにRAMチ
ェックパターン全体をシフトして第２ブロックのRAMチ
ェックパターンを作成し、 ｃ）その第２ブロックのRAMチェックパターンを、第２
ブロックの最上位番地から最下位番地に、当該RAMチェ
ックパターンでの各チェックデータの配列順位と当該第
２ブロックの番地数とを対応させて書き込み、 ｄ）前記ｂ）及びｃ）の操作を第ｎブロックに至るまで
対象ブロックを変えながら繰り返し行い、 ｅ）チェック開始時のRAMチェックパターン、ブロック
分割数及びRAMチェックパターンの一端部から他端部へ
移動するチェックデータ数に基づいて計算されるRAMチ
ェックパターンと、実際に第ｎブロックから読出された
RAMチェックパターンとを比較してRAMの良否を判定する
ようにしたことを特徴とするRAMチェック方法。 - 【請求項２】チェック対象となるRAMのメモリ空間を均
等な大きさのｎブロックに分割し、第１ブロックから第
ｎブロックに掛けてチェックパターンを転送することに
より前記RAMの健全性をチェックするRAMチェック方法に
おいて、 ａ）１ブロックの番地数と同数のビットデータで表され
た数値からなり１番地おきに連続する数値が配列されそ
れら各数値を前番地とする次番地に前番地に設定された
数値に対する１の補数がそれぞれ設定されたRAMチェッ
クパターンを、前記メモリ空間の第１ブロックの最上位
番地から最下位番地に、当該RAMチェックパターンでの
各数値の配列順位と当該第１ブロックの番地数とを対応
させて書き込み、 ｂ）前記第１ブロックに書き込まれたRAMチェックパタ
ーンを読出し、その読出したRAMチェックパターンを構
成する数値配列の一端部にある１つ以上の数値を当該数
値配列の他端部へ移動するようにRAMチェックパターン
全体をシフトして第２ブロックのRAMチェックパターン
を作成し、 ｃ）その第２ブロックのRAMチェックパターンを、第２
ブロックの最上位番地から最下位番地に、当該RAMチェ
ックパターンでの各数値の配列順位と当該第２ブロック
の番地数とを対応させて書き込み、 ｄ）前記ｂ）及びｃ）の操作を第ｎブロックに至るまで
対象ブロックを変えながら繰り返し行い、 ｅ）チェック開始時のRAMチェックパターン、ブロック
分割数及びRAMチェックパターンの一端部から他端部へ
移動する数値数に基づいて計算されるRAMチェックパタ
ーンと、実際に第ｎブロックから読出されたRAMチェッ
クパターンとを比較してRAMの良否を判定するようにし
たことを特徴とするRAMチェック方法。 - 【請求項３】請求項１または請求項２に記載のRAMチェ
ック方法において、 前記メモリ空間の第１ブロックから第ｎブロックに掛け
RAMチェックパターンの転送を少なくとも２回行い、１
回目のチェックに用いたRAMチェックパターンの連続す
る２番地のデータを２番地毎に配列順位を入れ替えて、
２回目のチェックにおけるチェック開始時のRAMチェッ
クパターンとして用いることを特徴とするRAMチェック
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252709A JPH0821006B2 (ja) | 1988-10-06 | 1988-10-06 | Ｒａｍチェック方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252709A JPH0821006B2 (ja) | 1988-10-06 | 1988-10-06 | Ｒａｍチェック方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02100159A JPH02100159A (ja) | 1990-04-12 |
| JPH0821006B2 true JPH0821006B2 (ja) | 1996-03-04 |
Family
ID=17241158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63252709A Expired - Lifetime JPH0821006B2 (ja) | 1988-10-06 | 1988-10-06 | Ｒａｍチェック方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821006B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2557102B2 (ja) * | 1989-04-10 | 1996-11-27 | 株式会社新興製作所 | 大容量ｒａｍ及びその周辺回路のチェック方法 |
-
1988
- 1988-10-06 JP JP63252709A patent/JPH0821006B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02100159A (ja) | 1990-04-12 |
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