JPS6160127A - 多数決回路 - Google Patents
多数決回路Info
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- JPS6160127A JPS6160127A JP18207584A JP18207584A JPS6160127A JP S6160127 A JPS6160127 A JP S6160127A JP 18207584 A JP18207584 A JP 18207584A JP 18207584 A JP18207584 A JP 18207584A JP S6160127 A JPS6160127 A JP S6160127A
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- JP
- Japan
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- output
- circuit
- inputs
- majority
- outputs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は８個の２値論理入力に対する多数決演算を行う
回路に係り、特に素子数が比較的少なくてかつ高速動作
に通した多数決回路に関するものである。
回路に係り、特に素子数が比較的少なくてかつ高速動作
に通した多数決回路に関するものである。
雑音等に”基づくディジタル信号の誤りを自□動的に訂
正して回線品質を向上させるために、送信側で畳み込み
符号化して送出し受信側でビタビデコーダによってこれ
を復号ちする誤り訂正方式が用いられている。
正して回線品質を向上させるために、送信側で畳み込み
符号化して送出し受信側でビタビデコーダによってこれ
を復号ちする誤り訂正方式が用いられている。
ビタビデコーダの誤り訂正能力はその拘束ＪｕＫによっ
て定まるが、一般に拘束ＵＫのビタビデコーダのパスメ
モリ出力は２ 個の出力を発生し、これらの出力の多数
決をとることによってより正しい出力を得ることができ
る。このような場合に使用する多数決回路は入力数が多
いため、回路規模が比較的大きくなる傾向がある。
て定まるが、一般に拘束ＵＫのビタビデコーダのパスメ
モリ出力は２ 個の出力を発生し、これらの出力の多数
決をとることによってより正しい出力を得ることができ
る。このような場合に使用する多数決回路は入力数が多
いため、回路規模が比較的大きくなる傾向がある。
Ｋ＝４のビタビデコーダの場合、８個の復号出力に対す
る多数決回路として、半加算器を２〜３段縦続に接続し
て８個の入力の“１”または“０”の数を計数し、計数
結果が４または５以上であることを判定して出力を発生
するものが知られている。
る多数決回路として、半加算器を２〜３段縦続に接続し
て８個の入力の“１”または“０”の数を計数し、計数
結果が４または５以上であることを判定して出力を発生
するものが知られている。
第６図は半加算器を使用した従来の８人力多数決回路の
構成例を示したものである。同図において１−７〜１−
１は１ビツト半加算器、２−３゜２−２は２ビツト半加
算器、３は３ビツト半加算器、４はＯＲ回路である。ま
た半加算器３において、５〜１２はＮＡＮＤＡＮＤ回路
、’ １４はＯＲ回路、１５はインパーク、１６はＡＮ
Ｄ回路、】７はＥＸ−ＯＲ回路である。
構成例を示したものである。同図において１−７〜１−
１は１ビツト半加算器、２−３゜２−２は２ビツト半加
算器、３は３ビツト半加算器、４はＯＲ回路である。ま
た半加算器３において、５〜１２はＮＡＮＤＡＮＤ回路
、’ １４はＯＲ回路、１５はインパーク、１６はＡＮ
Ｄ回路、】７はＥＸ−ＯＲ回路である。
第６図において８個の端子Ｔ１〜Ｔ８から入力する８個
の２値論理入力は、２個ずつ１ビット半加算器１−１〜
１−４に入力されて加算され、２個の１ビツト半加算器
のそれぞれの２個の出力すなわち上位桁（ＭＳＢ）と下
位桁（ＬＳＢ）とはそれぞれ２ビット半加算器２−１＋
２−２において加算され、２個の２ビツト半加算器のそ
れぞれの３個の出力は３ビツト半加算器３に加えられて
加算される。３ビ・ント半加算器３では加算結果の上位
桁２ビツトを出力してＯＲ回路４に加え、ＯＲ回路４で
はこれらの論理和をとってその結果が論理値１ならば８
個の入力中半数以上が“１”であると判定する。
の２値論理入力は、２個ずつ１ビット半加算器１−１〜
１−４に入力されて加算され、２個の１ビツト半加算器
のそれぞれの２個の出力すなわち上位桁（ＭＳＢ）と下
位桁（ＬＳＢ）とはそれぞれ２ビット半加算器２−１＋
２−２において加算され、２個の２ビツト半加算器のそ
れぞれの３個の出力は３ビツト半加算器３に加えられて
加算される。３ビ・ント半加算器３では加算結果の上位
桁２ビツトを出力してＯＲ回路４に加え、ＯＲ回路４で
はこれらの論理和をとってその結果が論理値１ならば８
個の入力中半数以上が“１”であると判定する。
第６図に示された多数決回路の場合、３ビツト半加算器
３のゲート段数が多いため処理速度が遅いだけでなく、
素子数もＯＲ回路４を含めて２３８ Ｃ（Ｂａｓｉｃ
Ｃｅ１ｌ）必要とし回路規模が大きくなることを避けら
れないという問題がある。
３のゲート段数が多いため処理速度が遅いだけでなく、
素子数もＯＲ回路４を含めて２３８ Ｃ（Ｂａｓｉｃ
Ｃｅ１ｌ）必要とし回路規模が大きくなることを避けら
れないという問題がある。
本発明はこのような従来技術の問題点を解決しようとす
乞ものであって、８個の２値論理入力の多数決を極めて
小規模な回路で実現することができ、かつゲート段数も
少なく従って処理速度が速い多数決回路を実現すること
ができるようにしようとするものである。
乞ものであって、８個の２値論理入力の多数決を極めて
小規模な回路で実現することができ、かつゲート段数も
少なく従って処理速度が速い多数決回路を実現すること
ができるようにしようとするものである。
本発明の多数決回路においては、８個の２値論理入力中
のそれぞれの２個の組合せを入力されこの２個の入力が
いずれも“１″であるとき出力Ｓ２を発生し２個の入力
中いずれか１個が“１”であるとき出力Ｓ、を発生する
４、’（Ｉｌｉｌの半加算器と、４個の半加算器の８２
出力中の２ｆｌｌｉｌずつの組合せのそれぞれについて
一致を検出して出力Ｓ４を発生する第１の一致検出手段
と、４個の半加算器の８１出力のすべての一致を検出し
て出力Ｓ４ａを発生する第２の一致検出手段と、４個の
半加算器中のそれぞれの１個の８２出力とこの１’ｌ［
ｌｉｌの半加算器を除く抽の３個の半加算器中のそれぞ
れの２個の半加算器のＳ、出力との一致を検出して出力
％Ｓ４ｂを発生する第３の一致検出手段とを具えて、出
力Ｓ’４． Ｓ’４ ａ、 Ｓ ４ ｂのいずれか一
以上が発生したとき８個の２値論理入力における“１”
入力の多数を判定する出力を発生するか、または上記第
３の一致検出手段に代えて４個の半加算器中のそれぞれ
の１個の８２出力とこの１個の半加算器を除く他の３個
の半加算器のＳ、出力との一致を検出して出力Ｓ５を発
生する第４の一致検出手段とを具えて、出力Ｓ４＋
Ｓ４ ａ＋ ５５のいずれか一以上が発生したとき８
個の２値論理入力における“１″入力の多数を判定する
出力を発生する。
のそれぞれの２個の組合せを入力されこの２個の入力が
いずれも“１″であるとき出力Ｓ２を発生し２個の入力
中いずれか１個が“１”であるとき出力Ｓ、を発生する
４、’（Ｉｌｉｌの半加算器と、４個の半加算器の８２
出力中の２ｆｌｌｉｌずつの組合せのそれぞれについて
一致を検出して出力Ｓ４を発生する第１の一致検出手段
と、４個の半加算器の８１出力のすべての一致を検出し
て出力Ｓ４ａを発生する第２の一致検出手段と、４個の
半加算器中のそれぞれの１個の８２出力とこの１’ｌ［
ｌｉｌの半加算器を除く抽の３個の半加算器中のそれぞ
れの２個の半加算器のＳ、出力との一致を検出して出力
％Ｓ４ｂを発生する第３の一致検出手段とを具えて、出
力Ｓ’４． Ｓ’４ ａ、 Ｓ ４ ｂのいずれか一
以上が発生したとき８個の２値論理入力における“１”
入力の多数を判定する出力を発生するか、または上記第
３の一致検出手段に代えて４個の半加算器中のそれぞれ
の１個の８２出力とこの１個の半加算器を除く他の３個
の半加算器のＳ、出力との一致を検出して出力Ｓ５を発
生する第４の一致検出手段とを具えて、出力Ｓ４＋
Ｓ４ ａ＋ ５５のいずれか一以上が発生したとき８
個の２値論理入力における“１″入力の多数を判定する
出力を発生する。
第１図は本発明の多数決回路の一実施例の構成を示した
ものである。同図（ａ＋において、２１−Ｉ〜２ト１は
半加算器であって、各半加算器は同図（ｂ）において２
２に示すようにそれぞれ３（囚のＮＡＮＤｎ路１八〜Ｉ
ＣおよびインバータＩＤ、ＩＦからなり、８個の２値論
理積入力ＴＩ〜Ｔ８のうちの、任意の２個ごとの入力に
対してオール“１”を検出して出力Ｓ２に“０”を出力
するとともに、２個の入力のうちいずれか一方のみ“１
”のときだけ出力Ｓ１に“′０″を発生ずる。２３は６
個のＯＲ回Ｖ各２八〜２Ｆと１（ｌ？ＩＩのＮＡＮＤ回
路２Ｇとからなる回路であって、４個の半加算器２１−
１〜２１−４のそれぞれの出力Ｓ２のうち２個が“０”
であったとき出力Ｓ４に“１”を発生する。従って出力
Ｓ、は８個の入力中の４個が“１″であったとき“１″
となる。２４はＮＯＲ回路であって、各半加算器２１−
１〜２１−４のすべてのＳ、出力が０”のときこれを検
出して出力Ｓ４ａに“１”を出力する。２５−７〜２５
−４はそれぞれ３１固のＯＲ＠路３八〜３Ｃと１個のＮ
ＡＮＤ回路３Ｄとからなる回路であって、４個の半加算
器２１−１〜２１−４のうちの１個の８２出力と他のい
ずれかの２（１１ｉ１の半加算器の８１出力とが“０”
であったとき、出力Ｓ４ｂに“１”を出力する。ＯＲ回
路２６は出力ｓ４．Ｓ４ａ、ｓ。
ものである。同図（ａ＋において、２１−Ｉ〜２ト１は
半加算器であって、各半加算器は同図（ｂ）において２
２に示すようにそれぞれ３（囚のＮＡＮＤｎ路１八〜Ｉ
ＣおよびインバータＩＤ、ＩＦからなり、８個の２値論
理積入力ＴＩ〜Ｔ８のうちの、任意の２個ごとの入力に
対してオール“１”を検出して出力Ｓ２に“０”を出力
するとともに、２個の入力のうちいずれか一方のみ“１
”のときだけ出力Ｓ１に“′０″を発生ずる。２３は６
個のＯＲ回Ｖ各２八〜２Ｆと１（ｌ？ＩＩのＮＡＮＤ回
路２Ｇとからなる回路であって、４個の半加算器２１−
１〜２１−４のそれぞれの出力Ｓ２のうち２個が“０”
であったとき出力Ｓ４に“１”を発生する。従って出力
Ｓ、は８個の入力中の４個が“１″であったとき“１″
となる。２４はＮＯＲ回路であって、各半加算器２１−
１〜２１−４のすべてのＳ、出力が０”のときこれを検
出して出力Ｓ４ａに“１”を出力する。２５−７〜２５
−４はそれぞれ３１固のＯＲ＠路３八〜３Ｃと１個のＮ
ＡＮＤ回路３Ｄとからなる回路であって、４個の半加算
器２１−１〜２１−４のうちの１個の８２出力と他のい
ずれかの２（１１ｉ１の半加算器の８１出力とが“０”
であったとき、出力Ｓ４ｂに“１”を出力する。ＯＲ回
路２６は出力ｓ４．Ｓ４ａ、ｓ。
ｂの論理和を求めて出力ＯＵＴに“１”を発生する。従
って出力ＯＵＴに“１”が発生したことによって、８（
ＩｌｉＩの端子Ｔ１〜ＴＢにおりる入力に４個以上の“
１”があったことが判定される。
って出力ＯＵＴに“１”が発生したことによって、８（
ＩｌｉＩの端子Ｔ１〜ＴＢにおりる入力に４個以上の“
１”があったことが判定される。
なお高速動作を要求される回路では、そのクロック周期
間に処理可能な動作を限定し、フリップフロップ（Ｆ
Ｆ）にょろりタイミングを行ったのち、次の処理を行う
ようにするのが普通である。
間に処理可能な動作を限定し、フリップフロップ（Ｆ
Ｆ）にょろりタイミングを行ったのち、次の処理を行う
ようにするのが普通である。
従って第１図の回路における各半加算器の２人力はこの
リタイミング用のフリップフロップから供給されること
が多い。そこでこのようなフリップフロップのＱ出力と
ｄ出力とを利用すれば、２値論理入力とその反転入力と
の組を得ることができるので、第１図における各半加算
器のインパーク１０、１８を省略して第２図Ｃｂ）に２
８に示すような回路構成とすることができる。第２図に
おいて（ａ）は第１図伸）の回路を変形して、フリップ
フロップ出力を直接入力できるようにした本発明の第２
の実施例を示し、２７−４〜２７−４はそれぞれ２８に
示されたように３個のＮＡ、ＮＤ回路ＩＦ〜ＩＨからな
る半加算器であって、第１図における２値論理入力端子
Ｔ、〜Ｔ８をそれぞれそれらの反転入力Ｔ、〜Ｔ８とと
もに入力できるようにしなものである。第２図の多数決
回路の動作はこの部分が異なるのみで、その他の部分の
動作は第１図の回路と全く同様であるから詳細な説明を
省略する。
リタイミング用のフリップフロップから供給されること
が多い。そこでこのようなフリップフロップのＱ出力と
ｄ出力とを利用すれば、２値論理入力とその反転入力と
の組を得ることができるので、第１図における各半加算
器のインパーク１０、１８を省略して第２図Ｃｂ）に２
８に示すような回路構成とすることができる。第２図に
おいて（ａ）は第１図伸）の回路を変形して、フリップ
フロップ出力を直接入力できるようにした本発明の第２
の実施例を示し、２７−４〜２７−４はそれぞれ２８に
示されたように３個のＮＡ、ＮＤ回路ＩＦ〜ＩＨからな
る半加算器であって、第１図における２値論理入力端子
Ｔ、〜Ｔ８をそれぞれそれらの反転入力Ｔ、〜Ｔ８とと
もに入力できるようにしなものである。第２図の多数決
回路の動作はこの部分が異なるのみで、その他の部分の
動作は第１図の回路と全く同様であるから詳細な説明を
省略する。
第３図は本発明の多数決回路の第３の実施例の構成を示
したものである。同図において、２１−１〜２１−４は
第１図に示されたと同様の半加算器であって、それぞれ
３（囚のＮＡＮＤ回Ｖ各１八〜ＩＣおよびインバータ１
１１．ＩＥからなり、８個の２値論理稍入力Ｔ１〜Ｔ８
のうちの、任意の２個ごとの入力に対してオール“１”
を検出して出力Ｓ２にパ０”を出力するとともに、２個
の入力のうちいずれか一方のみ“１”のときだけ出力Ｓ
、 Ｉに“０”を発生する。３１は６個のＮＯＲ回路４
Ａ〜４Ｆからなる回路であって、４個の半加算器２１−
１〜２１−１のそれぞれの出力Ｓ２のうちの２個が０”
であれば出力Ｓ４に１″を発生することによって、８個
の入力のうち４個が“１″であるから入力は“１″が多
数であると判定する。３２はＮＯＲ回路であって、各半
加算器２１−４〜２１−４のすべての８１が“０”のと
き出力Ｓ ４ ａにパ１”を出力する。
したものである。同図において、２１−１〜２１−４は
第１図に示されたと同様の半加算器であって、それぞれ
３（囚のＮＡＮＤ回Ｖ各１八〜ＩＣおよびインバータ１
１１．ＩＥからなり、８個の２値論理稍入力Ｔ１〜Ｔ８
のうちの、任意の２個ごとの入力に対してオール“１”
を検出して出力Ｓ２にパ０”を出力するとともに、２個
の入力のうちいずれか一方のみ“１”のときだけ出力Ｓ
、 Ｉに“０”を発生する。３１は６個のＮＯＲ回路４
Ａ〜４Ｆからなる回路であって、４個の半加算器２１−
１〜２１−１のそれぞれの出力Ｓ２のうちの２個が０”
であれば出力Ｓ４に１″を発生することによって、８個
の入力のうち４個が“１″であるから入力は“１″が多
数であると判定する。３２はＮＯＲ回路であって、各半
加算器２１−４〜２１−４のすべての８１が“０”のと
き出力Ｓ ４ ａにパ１”を出力する。
３３は４個のＮＯＲ回路５Ａ〜５Ｄからなる回路であっ
て、それぞれ４個の半加算器２１−Ｉ〜２１−４のうち
の１ （１１ｉ１の８２出力と他の３個の８１出力が“
０”であるとき出力Ｓ５に“１″を発生することによっ
て、８個の入力のうち５個以上が“１”であるから入力
はｕ１″が多数であると判定する。３４はＯＲ回路であ
って、各出力Ｓ４．Ｓ、ａ、Ｓ５の論理和を求めて出力
ＯＵＴにＩ″を出力する。
て、それぞれ４個の半加算器２１−Ｉ〜２１−４のうち
の１ （１１ｉ１の８２出力と他の３個の８１出力が“
０”であるとき出力Ｓ５に“１″を発生することによっ
て、８個の入力のうち５個以上が“１”であるから入力
はｕ１″が多数であると判定する。３４はＯＲ回路であ
って、各出力Ｓ４．Ｓ、ａ、Ｓ５の論理和を求めて出力
ＯＵＴにＩ″を出力する。
従って出力ＯＵＴに“１”が発生したことによって、８
個の端子Ｔ、〜Ｔ８における入力に４個または５個以上
の“１”があったことが判定される。
個の端子Ｔ、〜Ｔ８における入力に４個または５個以上
の“１”があったことが判定される。
第３図の回路においては、多数決の判定基準が８中４ま
たは５以上とやや曖昧さを有しているが、元来このよう
な偶数個の多数決を求める場合、４と５の両者は同し条
件で存在するので、上述のような定め方をしても実用上
問題にならないことが多い。
たは５以上とやや曖昧さを有しているが、元来このよう
な偶数個の多数決を求める場合、４と５の両者は同し条
件で存在するので、上述のような定め方をしても実用上
問題にならないことが多い。
なお一般に論理回路はＮＡＮＤＡＮＤ回路Ｄ回路やＮＯ
Ｒ回路に変更することによって、同一の機能を実現でき
ることが周知である。従って第３図の実施例の回路もゲ
ートの種類を置き換えたり接続を変更したりすることに
よって同一機能を満たす種々の回路を実現することがで
きる。
Ｒ回路に変更することによって、同一の機能を実現でき
ることが周知である。従って第３図の実施例の回路もゲ
ートの種類を置き換えたり接続を変更したりすることに
よって同一機能を満たす種々の回路を実現することがで
きる。
第４図は本発明の第４の実施例であってこのような変形
の一例を示し、第３図の回路におけるゲートの種類を変
えた場合を示したものである。第３図の回路では出力ｓ
、、ｓ２はすべて負論理であるが、第４図の回路では正
論理である点において異なっている。
の一例を示し、第３図の回路におけるゲートの種類を変
えた場合を示したものである。第３図の回路では出力ｓ
、、ｓ２はすべて負論理であるが、第４図の回路では正
論理である点において異なっている。
第４図において、３５−８〜３５−２は半加算器であっ
て、それぞれ２ｆｌｌｉｌのＡＮＤ回路６Ａ、６ＢとＮ
ＯＲ＠路６Ｃおよび２個のインバータ６Ｄ、６Ｂとから
なっていて、端子Ｔ、〜Ｔ８における８個の２値論理入
力のうちの、任意の２個ごとの入力に対してオールｕ１
″を検出して出力Ｓ２に１″を出力するとともに、２個
の入力のうちいずれが一方のみ”１”のとき出力Ｓ、に
１″を出力する。３６は６個のＡＮＤ回路７八〜７Ｆか
らなる回路であって、４個の半加算器３５−１〜３５−
４のそれぞれの８２出力のうち２個が“１″であったと
き出力Ｓ、に１″を発生する。３７はＡＮＤ回路であっ
て、各半加算器３５−１〜３５−１のすべてのＳ１出力
が“１″のときこれを検出して出力Ｓ４ａに“１”を出
力する。３８は４個のＡＮＤ回路８＾〜８Ｄからなる回
路であって、４１［１ｉ１の半加算器３５−１〜３５−
４の内の１個の８２出力と他の３個の半加算器の８１出
力とが“１”であったとき、出力ｓｓに１”を出力する
。３４はＯＲ回路であって、各出力Ｓ ４ ｒＳ４ａ、
Ｓｇの論理和を求めて出力ＯＵＴに“１”を出力する。
て、それぞれ２ｆｌｌｉｌのＡＮＤ回路６Ａ、６ＢとＮ
ＯＲ＠路６Ｃおよび２個のインバータ６Ｄ、６Ｂとから
なっていて、端子Ｔ、〜Ｔ８における８個の２値論理入
力のうちの、任意の２個ごとの入力に対してオールｕ１
″を検出して出力Ｓ２に１″を出力するとともに、２個
の入力のうちいずれが一方のみ”１”のとき出力Ｓ、に
１″を出力する。３６は６個のＡＮＤ回路７八〜７Ｆか
らなる回路であって、４個の半加算器３５−１〜３５−
４のそれぞれの８２出力のうち２個が“１″であったと
き出力Ｓ、に１″を発生する。３７はＡＮＤ回路であっ
て、各半加算器３５−１〜３５−１のすべてのＳ１出力
が“１″のときこれを検出して出力Ｓ４ａに“１”を出
力する。３８は４個のＡＮＤ回路８＾〜８Ｄからなる回
路であって、４１［１ｉ１の半加算器３５−１〜３５−
４の内の１個の８２出力と他の３個の半加算器の８１出
力とが“１”であったとき、出力ｓｓに１”を出力する
。３４はＯＲ回路であって、各出力Ｓ ４ ｒＳ４ａ、
Ｓｇの論理和を求めて出力ＯＵＴに“１”を出力する。
従って第４図の回路においても、出力ＯＵＴに１″が発
生したことによって、８個の端子Ｔ、〜Ｔ８における入
力に４個または５個以上の“１″があったことが判定さ
れる。
生したことによって、８個の端子Ｔ、〜Ｔ８における入
力に４個または５個以上の“１″があったことが判定さ
れる。
実際のゲートアレイＬＳＩの場合には、一般にＮＡＮＤ
ゲート、ＮＯＲゲートおよびインバータが基本構成素子
となる場合が多く、ＡＮＤゲートおよびＯＲゲートはそ
れぞれＮＡＮＤゲートおよびＮＯＲゲートとインバータ
を組合せたものとなることが多い。従って第３図に示さ
れた回路の方が、より合理的な回路構成と言うことがで
きる。
ゲート、ＮＯＲゲートおよびインバータが基本構成素子
となる場合が多く、ＡＮＤゲートおよびＯＲゲートはそ
れぞれＮＡＮＤゲートおよびＮＯＲゲートとインバータ
を組合せたものとなることが多い。従って第３図に示さ
れた回路の方が、より合理的な回路構成と言うことがで
きる。
また第２図の場合と同様にリタイミングを行うフリップ
フロップのＱ出力と石出力とを利用して、２値論理入力
とその反転入力との組を得てこれを入力とすることによ
って、第３図または第４図の半加算回路におけるインバ
ータＩｌｌ、 ＩＥ、 ６Ｄ、 ６Ｆを省略することが
できる。第５図は第３図の回路を変形してフリップフロ
ップ出力を直接入力できるようにした本発明の第５の実
施例を示し、２７−１〜２７−４は第２図に示されたと
同じ半加算器であって、第３図における２値論理入力端
子Ｔ、〜Ｔ８をそれぞれそれらの反転入力〒１〜〒Ｂと
ともに入力できるようにしたものであり、その動作は第
３図の回路と全く同様であるから詳細な説明を省略する
。
フロップのＱ出力と石出力とを利用して、２値論理入力
とその反転入力との組を得てこれを入力とすることによ
って、第３図または第４図の半加算回路におけるインバ
ータＩｌｌ、 ＩＥ、 ６Ｄ、 ６Ｆを省略することが
できる。第５図は第３図の回路を変形してフリップフロ
ップ出力を直接入力できるようにした本発明の第５の実
施例を示し、２７−１〜２７−４は第２図に示されたと
同じ半加算器であって、第３図における２値論理入力端
子Ｔ、〜Ｔ８をそれぞれそれらの反転入力〒１〜〒Ｂと
ともに入力できるようにしたものであり、その動作は第
３図の回路と全く同様であるから詳細な説明を省略する
。
以上説明したように本発明の多数決回路によれば、８個
の２値論理入力の多数決を極めて小規模な回路で実現す
ることができ、かつ必要なゲート段数も第４図または第
５図に示された従来回路における７〜８段のものが４〜
５段に縮小されるので、多数決判定動作をより高速に行
うことが回部となる。
の２値論理入力の多数決を極めて小規模な回路で実現す
ることができ、かつ必要なゲート段数も第４図または第
５図に示された従来回路における７〜８段のものが４〜
５段に縮小されるので、多数決判定動作をより高速に行
うことが回部となる。
第１図ないし第５図はそれぞれ本発明の多数決回路の一
実施例の構成を示す図、第６図は従来の多数決回路の構
成を示す図である。 １−８〜１−４−１ビツト半加算器、２−２゜２−２−
２ビツト半加算器、３−３ビツト半加算器、４・−ＯＲ
回路、５〜１２−Ｎ Ａ Ｎ Ｄ回路、１３゜１４−・
−ＯＲ回路、１５−インバータ、１６・・−ＡＮＤ回路
、１７−ＥＸ−ＯＲ回路、２１ １〜２１ ４．２２．
２７−１〜２７−４＋ ２８．３５ ＋〜３５−４−
・−半加算器、２３・−６個のＯＲ回路と１個のＮＡＮ
ＤＡＮＤ回路る回路、２４−ＮＯＲ回路、２５−Ｉ〜２
５−４−３個のＯＲ回路と１個のＮＡＮＤＡＮＤ回路る
回路、２６−ＯＲ回路、３１・−６個のＮＯＲ回路から
なる回路、３２・−ＮＯＲ回路、３３−４ ＩＩＩのＮ
ＯＲ回路からなる回路、３４− ＯＲ回路、３６−６個
のＡＮＤ回路からなる回路、３７−Ａ Ｎ Ｄ回路、３
Ｂ−４個のＡＮＤ回路からなる回路、１八〜ＩＣ，ＩＦ
〜ＩＨ−Ｎ Ａ Ｎ Ｄ回路、２八〜２Ｆ、 ３Ａ〜３
Ｃ−ＯＲ回路、４＾〜４Ｆ、 ５Ａ〜５ｒｌ−ＮＯＲ回
路、７八〜７Ｆ、８＾〜８Ｄ−Ａ Ｎ Ｄ回路、１０．
ＩＢ。 ６Ｄ、６Ｅ−−−インバータ
実施例の構成を示す図、第６図は従来の多数決回路の構
成を示す図である。 １−８〜１−４−１ビツト半加算器、２−２゜２−２−
２ビツト半加算器、３−３ビツト半加算器、４・−ＯＲ
回路、５〜１２−Ｎ Ａ Ｎ Ｄ回路、１３゜１４−・
−ＯＲ回路、１５−インバータ、１６・・−ＡＮＤ回路
、１７−ＥＸ−ＯＲ回路、２１ １〜２１ ４．２２．
２７−１〜２７−４＋ ２８．３５ ＋〜３５−４−
・−半加算器、２３・−６個のＯＲ回路と１個のＮＡＮ
ＤＡＮＤ回路る回路、２４−ＮＯＲ回路、２５−Ｉ〜２
５−４−３個のＯＲ回路と１個のＮＡＮＤＡＮＤ回路る
回路、２６−ＯＲ回路、３１・−６個のＮＯＲ回路から
なる回路、３２・−ＮＯＲ回路、３３−４ ＩＩＩのＮ
ＯＲ回路からなる回路、３４− ＯＲ回路、３６−６個
のＡＮＤ回路からなる回路、３７−Ａ Ｎ Ｄ回路、３
Ｂ−４個のＡＮＤ回路からなる回路、１八〜ＩＣ，ＩＦ
〜ＩＨ−Ｎ Ａ Ｎ Ｄ回路、２八〜２Ｆ、 ３Ａ〜３
Ｃ−ＯＲ回路、４＾〜４Ｆ、 ５Ａ〜５ｒｌ−ＮＯＲ回
路、７八〜７Ｆ、８＾〜８Ｄ−Ａ Ｎ Ｄ回路、１０．
ＩＢ。 ６Ｄ、６Ｅ−−−インバータ
Claims (2)
- （１）８個の２値論理入力中のそれぞれの２個の組合せ
を入力され該２個の入力がいずれも“１”であるとき出
力Ｓ＿２を発生し該２個の入力中いずれか１個が“１”
であるとき出力Ｓ＿１を発生する４個の半加算器と、該
４個の半加算器のＳ＿２出力中の２個ずつの組合せのそ
れぞれについて一致を検出して出力Ｓ＿４を発生する手
段と、前記４個の半加算器のＳ＿１出力のすべての一致
を検出して出力Ｓ＿４ａを発生する手段と、前記４個の
半加算器中のそれぞれの１個のＳ＿２出力と該１個の半
加算器を除く他の３個の半加算器中のそれぞれの２個の
半加算器のＳ＿１出力との一致を検出して出力Ｓ＿４ｂ
を発生する手段とを具え、上記出力Ｓ＿４、Ｓ＿４ａ、
Ｓ＿４ｂのいずれか一以上が発生したとき前記８個の２
値論理入力における“１”入力の多数を判定することを
特徴とする多数決回路。 - （２）８個の２値論理入力中のそれぞれの２個の組合せ
を入力され該２個の入力がいずれも“１”であるとき出
力Ｓ＿２を発生し該２個の入力中いずれか１個が“１”
であるとき出力Ｓ＿１を発生する４個の半加算器と、該
４個の半加算器のＳ＿２出力中の２個ずつの組合せのそ
れぞれについて一致を検出して出力Ｓ＿４を発生する手
段と、前記４個の半加算器のＳ＿１出力のすべての一致
を検出して出力Ｓ＿４ａを発生する手段と、前記４個の
半加算器中のそれぞれの１個のＳ＿２出力と該１個の半
加算器を除く他の３個の半加算器のＳ＿１出力との一致
を検出して出力Ｓ＿５を発生する手段とを具え、上記出
力Ｓ＿４、Ｓ＿４ａ、Ｓ＿５のいずれか一以上が発生し
たとき前記８個の２値論理入力における“１”入力の多
数を判定することを特徴とする多数決回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18207584A JPS6160127A (ja) | 1984-08-31 | 1984-08-31 | 多数決回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18207584A JPS6160127A (ja) | 1984-08-31 | 1984-08-31 | 多数決回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6160127A true JPS6160127A (ja) | 1986-03-27 |
Family
ID=16111908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18207584A Pending JPS6160127A (ja) | 1984-08-31 | 1984-08-31 | 多数決回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6160127A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6465232A (en) * | 1987-09-04 | 1989-03-10 | Sumitomo Electric Industries | Production of steel products for presstressed concrete |
| JPH03246624A (ja) * | 1990-02-23 | 1991-11-05 | Nec Corp | 特性判別装置 |
-
1984
- 1984-08-31 JP JP18207584A patent/JPS6160127A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6465232A (en) * | 1987-09-04 | 1989-03-10 | Sumitomo Electric Industries | Production of steel products for presstressed concrete |
| JPH0541685B2 (ja) * | 1987-09-04 | 1993-06-24 | Sumitomo Electric Industries | |
| JPH03246624A (ja) * | 1990-02-23 | 1991-11-05 | Nec Corp | 特性判別装置 |
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