JPS6154536A - デ−タ整順化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、データの整順化を行うハードウェアに関し、
特に、データのビットパターンの種別毎にデータの存在
及び重複回数を蓄えるテーブル形式のメモリを備えるこ
とにより、ハードウェア量を削減したデータ整順化回路
に関するものである。

〔発明の背景〕

データベースに関する処理に於いて、データの選別、検
索等の機能に加え、データの編集機能をも、専用ハード
ウェア化して下位に設け、上位ＣＰＵ（オペレーティン
グシステム等）の負荷を軽減する等の試みがなされてい
るっ これらの中でデータの編集機能、特にデータの整順化を
行う専用のハードウェアとして、パイプライン・ヒープ
ソートのソートエンジン（田中譲。

データベース処理や文書処理を高速化するサーチ／ソー
ト・ハードウェアの動向９日経エレクトロニクス１９８
３．８．１　１４１ｐ〜１７７ｐ　）の様にヒープの各
レベルに独立したメモリと煎合器を持つもの、又プロセ
ッサを２進木の形に並べて構成したもの（出典はソート
エンジンと同じ）等が提案されている。

これらのものは、プロセッサを多数必要とし、大規模論
理となる問題点がある。

〔発明の目的〕

本発明の目的は、この様な従来の問題を解決するため、
データのビットパターンの種別毎に、データの存在と重
複回数の情報を蓄える手段を備えることにより、小規模
ハードウェアで実現可能なデータ整順化回路を提供する
ことにある。

〔発明の概要〕

本発明のデータ整順化回路は、データの整順化を行う専
用ハードウェアにおいて、テーブル形式のメモリに、デ
ータのビットパターンの種別毎にデータの存在及び重複
回数を蓄える手段を備えたことに特徴がある。

〔発明の実施例〕

第１図は、本発明の笑り８ｉ例を示すデータ整順化回路
であり、纂２図は第１図に３けるメモリ１２の内容を説
明する図である。

第１図において、動作準備時、制御部１１は、アドレス
選択回路１３に対して選択信号２４をオンし、アドレス
＄２２に制御部よりのアドレス紛２３の内容を載せる。

この状態にて、制御部１１はアドレス線２３、書込信号
２５、データ線２７を用いてメモリ１２の内容を全てゼ
ロクリアする。

ここで説明のため、整順化されていない入力データを固
定小数点形式を例にとり、入力順に′４“。

′４“、′３“、′１“−７“と仮定する。

データ入力時、入力データはデータ入力線２１より入力
される。この時、制御部１１は選択信号２４をオフして
おり、アドレス線２２には入力データのヒ。

ットパターンが出力される。

ここで最初の入力データは′４″であり、そのビットパ
ターンは’　０００００１００“である。

即ち、メモリのアドレス′４″を意味する。

制御部１１は、アドレス線２２で示されるアドレスの内
容を、読出し信号２６によりデータ線２７を通して読出
す。

読出した後、そのＰ′：′ｌ容に１１“ぞ加えたものを
同じアドレスに誓込信号２５により、データ線２７を通
して書込む。

以下、入力データの最後のデータまで上記と同じ動作を
繰返す。

即ち、第２図に示される様に、入力データのビットパタ
ーンに対応するアドレス′１“、′３″、′４“。

１７“には′Ｏ“に１１“を加えり１１“が格納される
。

更に、アドレス′４“については　％４１／という入力
データが２回人力されてＳす、Ｏ＋１＋１−’２“が格
納されることになる。以上がデｉりの人力動乍である。

次に、データの出力動作時、制御部１１は、選択信号２
４をオンし、アドレス線２２にアドレス線２３の内容を
載せ、読出し信号２６によりデータ線２７を通してメモ
リの内存を順次読出すが、この時のアドレスは昇順とし
でおく。

更に、読出し毎に、内容が１０“以外であるアドレスの
値（ビットパターン）を、その内容が示す回数だけデー
タ出力線２８に出力する。

即ち、内容が′０“以外のアドレス１１“、′３“。

ゝ４“、′７“が出力データとなる。ここでデータ取出
しの順序は、アドレスの昇ｊ呵であるため、出力データ
も昇順であり、整順化が成されている。

本説明の場合では、入力データ１４“、′４“−３“。

″１“、′７“に対し、出力データ１１〃、％３〃、％
４“−４／ｌ。

ゝ７“が得られる。

又、データの重複排除も同時に行おうとする場合には、
データ出力時、内容が１０“以外であるアドレスのビッ
トパターンを１回だけ出力すれば良い。

本発明の場合では、出力データ′１“、３“、′４“。

′７“が得られ、′４“のＶ複は排除される。

〔発明の効果〕

以上説明した様に、本発明によれば、データのビットパ
ターンの種別毎にデータの存在及び重准回数をテーブル
形式のメモリに蓄えることにより大規模論理即ち、多数
のブロセナを必要とせず、比較的簡易な構成でデータの
整順化回路が実現可能である。

４　図面の！ｒＪＵ嗅な説明 第１図は、本発明の実慣例を示すデータ整順化回路の溝
底図、第２財は第１図のメモリの内容を説明する図であ
る。

１１・・・制御部　　　　　１２・・・メモリ１３・・
・アドレス選択回路

Claims (1)

【特許請求の範囲】
1. １、整順化されていないデータ群を入力とし、整順化さ
   れたデータ群を出力するデータ整順化回路に於いて、入
   力の１データのビットパターンをアドレスに対応させ、
   データの種別毎に、データがあったこと及びデータの重
   複回数を蓄えるテーブル形式のメモリを用いることを特
   徴とするデータ整順化回路。