JPS58188382A - バツフア記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の対象 本発明にバッファ記憶装置の制御方式に係り、特にバッ
ファ記憶に書き込むと同時にその内容を断出す場合の制
御方式に関する。

従来技術 主言己憶装置の内容の一部を格納するためのバッファ記
憶装置を伽え、平均的な記憶装置アクセス時ｍ１の知縮
を図ったデータ処珪装激においては、バッファ記憶上に
必蚤なデータが無い場合、主記憶から必要なデータをめ
ｒみ出してバッファ記憶に書き込むとふもに、データ秀
求元に断み出しまたデータを転送するように制御される
。

この場合の従来のバッファ記憶の制御方式を、第１図お
よび第２図を用いて曲間す−る。以下駒間を畦間にする
ため、ルカラム×４０つ構成のセットアソシアティブ方
式のバッファ記憶について述べる。

セットアソシアティブ方式は従来がら広く行なわねてい
る方式であり、ここでは畦間を省く。

第１図は基本的な制御方式をター川したバッファ記憶の
１き込み／願、み出し回路のブロック図である。４．１
図において１は書き込みデータか択回路、２は％き込み
データレジスタ、３〜６はバッファ記憶のメモリ部であ
りそれぞれ並タリｙｊ＋作可能なロウ０〜３に対応して
いる。’７＃′ｉ断み出しデータ選択回路、８は診み出
しデータレジスタ、９は￥曇き込み１向１回路、ｌＯは
シ、み出しデータ選択制御回路である。また信号１００
ネよび１０１はバッファ配憶への２つの書き込みデータ
、□すなわち処理装置から記憚装貧への１き込みデータ
　（ストアデータ）および主記憶がらの読み出しデータ
　（ブロック転送データ）−１０２ハデータレジスタ２
の出力であり、メモリ部３〜６への誉舞込みデータ、１
０３〜１０６　ｑそわぞれメモリ部３〜６からの断み出
しデータ、２００は選択（ロ）路１の選択制ａＳ、伯号
、２０１〜２０４はそわそれメモリ部３〜６に対するＩ
ＩＩ、　ｆ’ｌ　ｌｆｆ１Ｊ傷号、（本信号でＦ町され
たバッファｉｉｉ’！憶のロウに対してのみ断み出し／
４き込みが軒町される）、２０５は選択回路フの選択制
御信号である。本方式によれば、主記憶からのブロック
転送データ１０１は書き込みデータレジスタ２を経由し
て、選択的に指定されたバッファ記す、はのロウに書き
込まれる。主記憶からのブロック転送終了後、バッファ
記憶に書き込んたデータのうち必妄な伶へ分を断み出し
、読み出しデータレジスタ８経出でデータ要求元に必要
なデータを転送する。

以上のとうり、本方式ではハードウェアの構成は単純で
あるが主記憶からのデータを一端バノファ記憶に％き込
んだ後、これを読み出すことにより必要なデータを得る
よう制御されるため、データ要求元から見た記憶装置の
アクセス時間が増大するという欠点がある。

第２図は第１図の方式の上記欠点を改良した方式を示す
ブロック図であり、各ブロック及び１１号の番号は第１
し」のものと一致している。第２図では、書き込みデー
タレジスタの出力１０２がバッファ記憶の各ロウに転送
されるとともＶ（重接出力選択回路）に入力されている
。従って本方式では主＾じ憶がらのブロック転送時、必
要なデータをバッファ記憶に書き込むと同時にＪ＜択回
路７を経由して出力レジスタ８に格納することが可能で
あり、第１図の方式に比してデータ要求元から見た記ｔ
は装置のアクセス時間が短縮される。しかるに第１図の
方式と比して選択回路７の入力が１４１１増えており、
この部分（第２図の１１で示した点線内の回路）をＬＳ
Ｉ化した場合、ＬＳＩへの入力ビンが増加することにな
り、ＬＳＩの内部ゲート数と入出力ビンむとの比（ゲー
ト／ピン比算）が低下する。

−ｉにＬＳＩを設計する場合、そのＬＳＩの訃カを九大
眼に引き出すためには、ゲート／ビン比率を向上するこ
とが大きな要点となる。％に第２図ａ回路１１のように
多数の入力のうちがら必要″なデータを選択するような
回路では、ゲート／ビン比率が極端に低下し、ＬＳＩ化
による利点が損なわれることが多い。このように１第２
図の方式ｉｄ：　ＬＳＩ化という面から卿て問題がある
。

発明の目的 本発明の目的は、バッファ記憶に書き込むと同時に断み
出す場合の開側１につき、性能の低下をきたすことなく
かつハードウェアのＬＳＩ化に適した方式を提供するこ
とにある。

セットアソシアティブ方式のバッファ記憶では通常の書
き込み動作においては、複数のロウのうち同時にｔ″ｉ
１つのロウに対してのみ書き込みが行なわれ他のロウは
動作しないことに看目し、書き込み動作時に実際には書
き込みを行なわないロウの出力に書き込みデータをバイ
パスする（口）路を設けることＫより、性能低下をきた
すことなくバッファ記憶の出カデータ処択回路への入力
化号数を削減して、この部分をＬＳＩ化した場合のり、
５１のゲート／ビン比率の向上をはかる。

発明の実施例とその効果 以下、本発明の一実施例を第３図により貌明する。第３
図では第２図と比べて、書き込みデータレジスタ２の出
方が断み出しデータ赤択（ロ）路フに入力されていない
かわりに、アンド［ｇ１ｊｔ６１２〜１５およびオア回
ｗ１１６〜１９が追加されている。アンド回路１２〜１
５の一方の入力には書込みデータレジスタ２の出力１０
２が、もう一方の入力には制御信号２０６が接続されて
おり、それらの出力はオア回路１６〜１９でそれぞれ）
（ソファ記憶３〜６の絖み出しデータ出力とオアされて
、＃ｒ１み出しデータ選択回路）に入力される。

主記憶からのブロック転送時には、第３図に示したバッ
ファ記憶は以下のように制御されも主記憶からのブロッ
ク転送データ１０１は選択−１路１、書き込みデータレ
ジスタ２を介してバッフアミｔ憶の各ロウ３〜６に転送
される。一般にセットアソシアティブ方式のバッファ記
憶では同時動作可能な株数のロウから成る記憶単位から
１１１ＦＪｖされ不が、通常の書き込みに際してＦｉ選
択された１つのロウについてのみ書き込まｔ１同時に複
数のロウに対して書き込みが発生することはない。すな
わち書き込み動作中は、第３図の動作ｆｆ１Ｊ１号（メ
モリ素子のテップイネイブル係号）　　２０１〜２０４
　Ｋより、実際に誉き込みを行なうロウの動作のみ許可
し、他のロウの動ｆ１を禁止するよう制御することが可
能である。

これにより、指定した単一のロウにのみ豊き込むととも
に、書き込みを行なわないバッファ記憶のロウの読み出
し出力をゼロ保証することができる。なおメモリ素子の
特性上、書き込みを行なうロウについては書き込み中の
絖み出し７出力のイ的は保証されないのが一般的である
。

一方アンド（ロ）路１２〜１５の制御信号２０６を、バ
ッファ記憶に書き込みを行なう場合に送出するよう部制
御すると、１２〜ｌｂの出力にけバッファ記憶のいづれ
かのロウに書き込みを行なう場合に、書き込みデータが
親われる。

以上から、バッファ記憶の各ロウ３〜６の出力とアンド
回路１２〜１５の出力をそれぞれオアしたオア回路１０
３〜１０６には、バッファ記憶の断み出し動作時にＦｉ
（この場合は、信号２０１〜２０４によシ３〜６の全ロ
ウの動作が許可されている。）メモリ部３〜６の読み出
しデータが現わね、１き込み動作時には書き込みを行な
うロウについては一般に保証されないデータが、書き込
みを行なわないロウについては書き込みデータが現われ
る。従ってブロック転送時に出力データ選択回路７にお
いて、実際には書き込みを行なわないロウの読み出しデ
ータを選択するよう制御することにより、ブロック転送
データをバッファ記憶を経由することなくｍ接読み出し
データレジスタに格納することが可能である。

すなわち、本方式によれば図中１ユで示しｆＣ回路への
入力信号数を増加することなく、第２図で示した方式と
同一の性能を＆＆することがｈＪ熊である。

第４図および第５図は、本発明の一東施例を示す具体的
な論理図である。

第４図は第３図において、３，１２．１６で示したバッ
ファ記憶ロウ０およびその周辺回路の論理を表わしてい
る。この例ではバッファ記憶の書き込みおよび断み出し
データ巾ハフ２ビットとしている。第４図において、３
−ｏ〜３−７１はそれぞれバッファ記憶を構成する単−
甘たに株数のメモリ素子（第３図の３　）　、　　１２
−ＯＡ−１２−７１はアンド回路（第３図の１２）であ
る。曹込みデータ１０２−〇〜１．０２−７１　（第３
図の１０２）はビット対応するメモリ素子の書き込みデ
ータ入力に接続されるとともに、制御信号２０６でゲー
トされるアンド回路１２−０〜１２−’７１を介して、
それぞれのメモリ素子の出力とワイアドオア（第３図で
はオア回路１６で示す）されている。動作計可信号２０
１は各メモリ素子のチップイネイブル入力に接続されて
おり、ト、み出し、書き込み時には、信号２０１および
２０６により表１に示すとうり制御され不。

なお第４図では、本発明に直接関係しない信号、例えば
メモリ素子に対するアドレス信号、ライトイネイブル信
号等は省略している。

バッファ記憶の他のロウに関しても、第４図と同一の論
理構成をもつ。

第５図は第３図において１０で示した読み出しデータ選
択制＃（ロ）路の一例を表わす。第５図において２０〜
２７はアンド回路、２８〜３１ハオア回路を示す。信号
３００〜３０３は！＊１み出し時のロウ選択信号であり
それぞれロウＯ〜３を指定する、３０４〜３０７は書き
込み時に実際に書き込みを行うロウの指定信号でありそ
れぞれロウ０〜３を指定する、３１０は書き込み動作モ
ード信号、３１１は３１０の否定信号（すなわち読み出
し動作モード信号）　、２０５−０〜２０５−３　（第
３図の２０シ）は第３図の出力データ選択囲路フでそれ
ぞれバッファ記憶のロウ０〜３の出力１０３〜１０１５
を選択するための制御信号である。

読み出し動作モード時には、断、み出し時のロウ選択信
号３００〜３０３がそのまま２０５−０〜２０５−３に
現われる。すなわち、第３図の７では、第５図の３００
〜３０３で示されるロウの出力信号が選択される。曹き
込み動作モード時には、書き込みロウ指定信号３０４〜
３０７がそれぞれ２０５−１〜２０５−３　、　２０５
−０に現われる。すなわち、ロウ０に書き込む場合は、
第３図の７でロウ１からの出力が、 ロウ１に書き込む場合は、＊３［ｓｌの７でロウ２から
の出力が、 ロウ２に書き込む場合は、第３図の７でロウ３からの出
力が、 ロウ３に書き込む場合は、第３図の７でロウ０からの出
力が、 選択される。このように制御することにより、１き込み
動作モード時には、第３図の７の出力として表１の項番
３に示す制御を受けたバッファ記憶のロウの出力、すな
わち曹き込みデータを祷ることが可能である。

発明の効果 本発明によれ汀、性能の低下をきたすことなくバッファ
記憶の出力データ選択回路の入力数を削減することが可
能であり、特に該回路をＩｊＩ化する場合ＫＬＳＩの入
力信号数を削減し９ＬＳｌのゲート／ビン比率を向上さ
せる効果、さらに／′ｉ装緻の小形化をはがり、コスト
・バクオーマンスを向上する効果がある。

なお本発明は、バッファ配憶以外の記憶装置対して通用
し、１川様の効果を得ることが可能である。

【図面の簡単な説明】

８ｒ−１図、第２図Ｖ！従来の枝術を示すバッファ記憶
周辺のブロック図、第３図ｄ本発明の実施例を示すバッ
ファ記憶周辺のブロック図、第４しＪ１第５図は本発明
の具体的な実施例を示すし埋図である。 ３〜６・・・バッファ記憶のメモリ部、７・・・計み出
しデータ選択回路、８・・・計み出しデータレジスタ、
９・・・書き込み制御回路、１ｏ・・・読み出しデータ
選択制御回路、１２〜１５・・・アンド回路、１６〜１
９・・オア回路、１０２・・・書き込みデータイ８号、
２０１〜２０４・・・それぞれ３〜６の動作舶用信号、
２０５・・・）の制御信号、２ｏ６・・・１２〜１５の
制御信号である。 オ　１　臼 第２乙 （砦謔實） １３　阻 第４口 ２りｌ 第５凶

Claims (1)

【特許請求の範囲】
1. 並列８１１１作ｏＪ’　Ｍトな検数の記憶単位（ロウ）
   から恰ｈシされ、醸み出しに革しては各ロウから並列に
   膀み出し２．１き込みに際しては１シ１．−の書き込み
   データを全てのロウに転送し、指定したローゆに対して
   のみ動作ト可信号（ロウ選択信号）を出すことにより、
   単一のロウにのみ書き込むよう制御される記憶部と、上
   記並列に鯖み出した各ロウの出力のうちから指定したロ
   ウ出力を夛択するための断み出し出力選択回路より掩成
   さねるバッファ記憶表−において、畳き込みデータを各
   ロウの読み出し出力に両速に転送するためのバイパス手
   段を設けるとともに１上配断み出し出力選択回路Ｖ（お
   ・いて、寮し、＞　ＶＣは智き込みを行なわないロウの
   出力を選択するよう制御することにより、青き込みデー
   タが記悔装置の出力に得らｔするようにしたことを特徴
   とするパップｒ記憶装置。