JPS6151360B2 - - Google Patents
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- JPS6151360B2 JPS6151360B2 JP18301583A JP18301583A JPS6151360B2 JP S6151360 B2 JPS6151360 B2 JP S6151360B2 JP 18301583 A JP18301583 A JP 18301583A JP 18301583 A JP18301583 A JP 18301583A JP S6151360 B2 JPS6151360 B2 JP S6151360B2
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Links
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- 238000000034 method Methods 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Description
【発明の詳細な説明】
〔発明の利用分野〕
この発明はメタル―シリコンナイトライド―シ
リコンオキサイド―セミコンダクタ
（MetalsiliconNitridesiliconOxideSemiconductor
：以下、MNOSと略称する。）トランジスタ等で
構成される電気的に書き換え可能なリードオンリ
イメモリ
（ElectricallyAlternableReadOnlyMemory：以
下、EAROMと略称する。）に開するものであ
る。
リコンオキサイド―セミコンダクタ
（MetalsiliconNitridesiliconOxideSemiconductor
：以下、MNOSと略称する。）トランジスタ等で
構成される電気的に書き換え可能なリードオンリ
イメモリ
（ElectricallyAlternableReadOnlyMemory：以
下、EAROMと略称する。）に開するものであ
る。
EAROMのメモリセルに使用されるMNOSトラ
ンジスタの断面構造を第１図に示す。第１図にお
いて、１Ａはゲート電極、１Ｂは窒化珪素Si3N4
からなる層、１Ｃは酸化珪素SiO2からなる層、
１Ｄはソース、１Ｅはドレイン、１Ｆはサブスト
レート、１Ｇは基板をあらわす。
ンジスタの断面構造を第１図に示す。第１図にお
いて、１Ａはゲート電極、１Ｂは窒化珪素Si3N4
からなる層、１Ｃは酸化珪素SiO2からなる層、
１Ｄはソース、１Ｅはドレイン、１Ｆはサブスト
レート、１Ｇは基板をあらわす。
このMNOSトランジスタのゲート１Ａに電位Ｖ
pを与え、サブストレート１Ｆ、ソース１Ｄ、ド
レイン１Ｅにそれぞれ０ボルトを与えると、酸化
珪素SiO2の層１と窒化珪素Si3N4の層１Ｂの境界
に電荷がトラツプ（trap）される。例えば、ある
ＮチヤネルMNOSトランジスタではＶpとして＋
25ボルトを与えると電子が１ＣのSiO2と１Ｂの
Si3N4の境界にトラツプされる。以下この状態を
メモリに書き込んだ状態と呼び、論理“１”の記
憶状態とする。
pを与え、サブストレート１Ｆ、ソース１Ｄ、ド
レイン１Ｅにそれぞれ０ボルトを与えると、酸化
珪素SiO2の層１と窒化珪素Si3N4の層１Ｂの境界
に電荷がトラツプ（trap）される。例えば、ある
ＮチヤネルMNOSトランジスタではＶpとして＋
25ボルトを与えると電子が１ＣのSiO2と１Ｂの
Si3N4の境界にトラツプされる。以下この状態を
メモリに書き込んだ状態と呼び、論理“１”の記
憶状態とする。
またゲート１Ａに０ボルト、サブストレート１
Ｆに電圧Ｖp、ソース１Ｄおよびドレイン１Ｅは
それぞれ開放の状態にすると１Ｃの酸化珪素
SiO2の層１Ｃと窒化珪素Si3N4の層１Ｂの境界に
トラツプされていた電荷はなくなる。以下この状
態をメモリを消去した状態と呼び、論理“０”の
記憶状態とする。
Ｆに電圧Ｖp、ソース１Ｄおよびドレイン１Ｅは
それぞれ開放の状態にすると１Ｃの酸化珪素
SiO2の層１Ｃと窒化珪素Si3N4の層１Ｂの境界に
トラツプされていた電荷はなくなる。以下この状
態をメモリを消去した状態と呼び、論理“０”の
記憶状態とする。
このMNOSトランジスタのゲート１Ａとサブス
トレート１Ｆの間に電位差がない場合は、当然メ
モリの内容に変化は起らず、また、ゲート１Ａに
電圧Ｖpが与えられ、サブストレート１Ｆに０ボ
ルトが与えられても、ソース１Ｄ、およびドレイ
ン１Ｅにある電圧Ｖwdが与えられている場合には
メモリの記憶状態の変化（論理“０”の状態から
論理“１”への変化、あるいはその逆）は生じな
い。例えばあるＮチヤネルMNOSトランジスタで
Ｖp＝25ボルト、Ｖwd＝20ボルトが与えられた場
合がこれに相当する。
トレート１Ｆの間に電位差がない場合は、当然メ
モリの内容に変化は起らず、また、ゲート１Ａに
電圧Ｖpが与えられ、サブストレート１Ｆに０ボ
ルトが与えられても、ソース１Ｄ、およびドレイ
ン１Ｅにある電圧Ｖwdが与えられている場合には
メモリの記憶状態の変化（論理“０”の状態から
論理“１”への変化、あるいはその逆）は生じな
い。例えばあるＮチヤネルMNOSトランジスタで
Ｖp＝25ボルト、Ｖwd＝20ボルトが与えられた場
合がこれに相当する。
なお、ソース１Ｄおよびドレイン１Ｅに電圧Ｖ
wdが与えられてもゲート１Ａに０ボルト、サブス
トレート１Ｆに電圧Ｖpが与えられた場合には構
造より明らかなように、メモリの内容は消去され
てしまう。
wdが与えられてもゲート１Ａに０ボルト、サブス
トレート１Ｆに電圧Ｖpが与えられた場合には構
造より明らかなように、メモリの内容は消去され
てしまう。
このメモリセルがアレイ状に配置されて１Ｃ化
された場合で、このメモリアレイ中の全部のメモ
リセルではなく、メモリの中から選択した選択メ
モリセルの内容を消去する場合、それ以外の非選
択メモリセルにはその内容が消去されないような
モード（非消去モード）の電圧が印加されなけれ
ばならない。
された場合で、このメモリアレイ中の全部のメモ
リセルではなく、メモリの中から選択した選択メ
モリセルの内容を消去する場合、それ以外の非選
択メモリセルにはその内容が消去されないような
モード（非消去モード）の電圧が印加されなけれ
ばならない。
第２図は従来のメモリ駆動方法による信号のタ
イムチヤートで、あるメモリセルが消去状態にあ
る時、他の非消去状態のメモリセルに印加される
信号の関係を示している。図において、Ｖ１はメ
モリに与えられる消去命令信号で、この電圧が
“１”のレベルにあるときは消去命令が出ていて
メモリ中の選択されたメモリセルが消去される。
VAはゲート１Ａに与えられる電圧、VBはサブス
トレート１Ｆに与えられる電圧を示している。す
なわち、消去指令信号Ｖ１が論理“１”になる
と、非選択メモリセルのゲート１Ａおよびサブス
トレート１Ｆの電圧VAおよびVBは同じ電圧Ｖp
になる（時刻T1）。そして、消去指令信号Ｖ１が
論理“０”になると、非選択メモリセルのゲート
１Ａおよびサブストレート１Ｆの電圧VAおよび
VBは０ボルトになる（時刻T2）。なお、この
時、非選択メモリセルのソース１Ｄおよびドレイ
ン１Ｅは開放状態にある。
イムチヤートで、あるメモリセルが消去状態にあ
る時、他の非消去状態のメモリセルに印加される
信号の関係を示している。図において、Ｖ１はメ
モリに与えられる消去命令信号で、この電圧が
“１”のレベルにあるときは消去命令が出ていて
メモリ中の選択されたメモリセルが消去される。
VAはゲート１Ａに与えられる電圧、VBはサブス
トレート１Ｆに与えられる電圧を示している。す
なわち、消去指令信号Ｖ１が論理“１”になる
と、非選択メモリセルのゲート１Ａおよびサブス
トレート１Ｆの電圧VAおよびVBは同じ電圧Ｖp
になる（時刻T1）。そして、消去指令信号Ｖ１が
論理“０”になると、非選択メモリセルのゲート
１Ａおよびサブストレート１Ｆの電圧VAおよび
VBは０ボルトになる（時刻T2）。なお、この
時、非選択メモリセルのソース１Ｄおよびドレイ
ン１Ｅは開放状態にある。
第２図でわかるように非消去モードでは、ゲー
ト１Ａとサブストレート１Ｆの電圧は全く同じよ
うに変化するので、ゲート１Ａとサブストレート
１Ｆ間には電位差を生ぜず、したがつてメモリセ
ルの記憶状態には何の影響も及ばさない。
ト１Ａとサブストレート１Ｆの電圧は全く同じよ
うに変化するので、ゲート１Ａとサブストレート
１Ｆ間には電位差を生ぜず、したがつてメモリセ
ルの記憶状態には何の影響も及ばさない。
しかし、実際には、メモリセルのゲート１Ａと
サブストレート１Ｆに同時に電圧Ｖpを与えて
も、サブストレート１Ｆと基板１Ｅ間のウエル容
量等の影響で、第３図に示すように、ゲート電圧
VAとサブストレート電圧VBの変化には、わずか
な時間差tdを生じることが多い。このtd間の過渡
状態ではゲート１Ａには電圧Ｖpが与えられ、サ
ブストレート１Ｆは０ボルトの状態であるので、
メモリセルは瞬間的に書き込みの状態に陥る。こ
の時間差tdは一般的には書き込みに要する時間
Twに比べてかなり短いが、何回かこれが続くと
この電圧が与えられた非選択メモリセルの記憶状
態が変化する可能性があり、EAROMの記憶保持
時間などの性能を下げていた。
サブストレート１Ｆに同時に電圧Ｖpを与えて
も、サブストレート１Ｆと基板１Ｅ間のウエル容
量等の影響で、第３図に示すように、ゲート電圧
VAとサブストレート電圧VBの変化には、わずか
な時間差tdを生じることが多い。このtd間の過渡
状態ではゲート１Ａには電圧Ｖpが与えられ、サ
ブストレート１Ｆは０ボルトの状態であるので、
メモリセルは瞬間的に書き込みの状態に陥る。こ
の時間差tdは一般的には書き込みに要する時間
Twに比べてかなり短いが、何回かこれが続くと
この電圧が与えられた非選択メモリセルの記憶状
態が変化する可能性があり、EAROMの記憶保持
時間などの性能を下げていた。
例えば、あるメモリセルで、第３図のようにゲ
ート１Ａの電圧の立上りがサブストレート１Ｆの
電圧の立上りよりも時間差td＝100μsecだけ早い
とし、メモリの書き込み時間Tw＝250msecとす
ると単純に計算した場合は、Ｔｗ／ｔｄ＝2500、すなわ ち、非選択メモリセルのメモリセルの状態が論理
“０”であつたにもかかわらず他のメモリセルを
2500回以上消去動作すると消去されてはならない
非選択メモリセルの状態が論理“１”に変化して
しまう。
ート１Ａの電圧の立上りがサブストレート１Ｆの
電圧の立上りよりも時間差td＝100μsecだけ早い
とし、メモリの書き込み時間Tw＝250msecとす
ると単純に計算した場合は、Ｔｗ／ｔｄ＝2500、すなわ ち、非選択メモリセルのメモリセルの状態が論理
“０”であつたにもかかわらず他のメモリセルを
2500回以上消去動作すると消去されてはならない
非選択メモリセルの状態が論理“１”に変化して
しまう。
この発明の目的は従来上述したようにEAROM
の部分消去時に生じていた、消去メモリセル以外
の消去されてはならない非選択メモリセルが瞬間
的に書き込み状態に陥ることを防ぐメモリの駆動
方法を提供するものである。
の部分消去時に生じていた、消去メモリセル以外
の消去されてはならない非選択メモリセルが瞬間
的に書き込み状態に陥ることを防ぐメモリの駆動
方法を提供するものである。
上記の目的を達成するためにこの発明では、従
来と異なるシーケンスでメモリセルの各端子に電
圧を与えることにより、非選択メモリセルの記憶
内容を変化させるモードに陥ることを防いでい
る。より具体的には前にも述べたように、ゲート
電圧Ｖp、サブストレート電圧０ボルト、ソース
及びドレイン電圧Ｖwdのときには、メモリセルに
蓄えられている記憶内容には何の変化も起らない
ということを利用して、消去命令が与えられると
選択され消去される選択メモリセル以外の消去さ
れない非選択メモリセルでは、まずソース１Ｄに
電位Ｖwdを与え、しかる後にゲート１Ａに電圧Ｖ
pを与え、次にサブストレート１Ｆの電圧をＶpと
し、消去命令がなくなつたときも、まず、ソース
１Ｄの電位をＶwdとし、しかる後にサブストレー
ト１Ｆの電位をＶpから０ボルトに変化させ、次
にゲート１Ａの電位を０ボルトに変化させるとい
うように、過渡的にゲート１Ａに電圧Ｖp、サブ
ストレート１Ｆに０ボルトが与えられるときで
も、ソース１Ｄ及びドレイン１Ｅの電圧はＶwdに
してメモリの記憶内容の変化を防止するものであ
る。
来と異なるシーケンスでメモリセルの各端子に電
圧を与えることにより、非選択メモリセルの記憶
内容を変化させるモードに陥ることを防いでい
る。より具体的には前にも述べたように、ゲート
電圧Ｖp、サブストレート電圧０ボルト、ソース
及びドレイン電圧Ｖwdのときには、メモリセルに
蓄えられている記憶内容には何の変化も起らない
ということを利用して、消去命令が与えられると
選択され消去される選択メモリセル以外の消去さ
れない非選択メモリセルでは、まずソース１Ｄに
電位Ｖwdを与え、しかる後にゲート１Ａに電圧Ｖ
pを与え、次にサブストレート１Ｆの電圧をＶpと
し、消去命令がなくなつたときも、まず、ソース
１Ｄの電位をＶwdとし、しかる後にサブストレー
ト１Ｆの電位をＶpから０ボルトに変化させ、次
にゲート１Ａの電位を０ボルトに変化させるとい
うように、過渡的にゲート１Ａに電圧Ｖp、サブ
ストレート１Ｆに０ボルトが与えられるときで
も、ソース１Ｄ及びドレイン１Ｅの電圧はＶwdに
してメモリの記憶内容の変化を防止するものであ
る。
第４図はこの発明による駆動方法の原理を説明
するタイウチヤートである。図において、Ｖ１は
消去命令であり第２図と同じである。VCはソー
ス１Ｄ及びドレイン１Ｅの電圧、VAおよびVBは
それぞれゲート１Ａおよびサブストレート１Ｆの
電圧である。第４図でわかるように、この発明で
は、消去命令信号Ｖ１が与えられ、このＶ１が論
理“０”の状態から“１”の状態に変化すると、
消去されない非選択メモリでは続いてソース１Ｄ
及びドレインに電圧VCとして電圧Ｖwdが与えら
れ、しかる後にゲート１Ａの電圧VAとして電圧
Ｖpが与えられ、続いてサブストレート１Ｆの電
圧VBとして電圧Ｖpが与えられ、その後ソース１
Ｄ及びドレイン１Ｅは消去状態におけるソース、
ドレインと同じ状態にする。消去命令信号Ｖ１が
“１”から“０”になるときも、“０”から
“１”に変化した場合と同様にソース及びドレイ
ン電位VCがＶwdとなつた後にサブストレート電
圧VBが０ボルトとなり、その後にゲート電圧VA
が０ボルトとなり、その後、ソース電圧が０ボル
トとなる。
するタイウチヤートである。図において、Ｖ１は
消去命令であり第２図と同じである。VCはソー
ス１Ｄ及びドレイン１Ｅの電圧、VAおよびVBは
それぞれゲート１Ａおよびサブストレート１Ｆの
電圧である。第４図でわかるように、この発明で
は、消去命令信号Ｖ１が与えられ、このＶ１が論
理“０”の状態から“１”の状態に変化すると、
消去されない非選択メモリでは続いてソース１Ｄ
及びドレインに電圧VCとして電圧Ｖwdが与えら
れ、しかる後にゲート１Ａの電圧VAとして電圧
Ｖpが与えられ、続いてサブストレート１Ｆの電
圧VBとして電圧Ｖpが与えられ、その後ソース１
Ｄ及びドレイン１Ｅは消去状態におけるソース、
ドレインと同じ状態にする。消去命令信号Ｖ１が
“１”から“０”になるときも、“０”から
“１”に変化した場合と同様にソース及びドレイ
ン電位VCがＶwdとなつた後にサブストレート電
圧VBが０ボルトとなり、その後にゲート電圧VA
が０ボルトとなり、その後、ソース電圧が０ボル
トとなる。
このシーケンスにより、ゲート電圧とサブスト
レート電圧に電位差Ｖpがある場合でも、ソース
及びドレインの電圧VCはＶwdとなつているので
メモリセルの論理状態に対する影響はない。
レート電圧に電位差Ｖpがある場合でも、ソース
及びドレインの電圧VCはＶwdとなつているので
メモリセルの論理状態に対する影響はない。
以下、この発明を実施例により詳細に説明す
る。第５図はこの発明による駆動方法を実現する
駆動回路の一実施例を示す回路図であり、図にお
いて、１は消去命令入力端子、２はエクスクルー
シブオアゲート（以下EORと略称する。）１２は
オアゲート、１７はアンドゲート、２５はインバ
ータ、５，１４，２１，２４，２７はスイツチ、
８はＤラツチを示す。第６図は第５図の回路各部
の電圧のタイムチヤートでＶの次の数字がそれぞ
れの端子に対応しているスイツチ５，１４，２
１，２４，２７はすべて論理“１”のときオン
（ON）となり、“０”でオフ（OFF）となる。
Ｄラツチ８はクロツク端子９に“１”が与えられ
ているときは入力端子１０に与えられた値をその
まま出力端子１１から出力し、クロツク端子９に
“０”が与えられている時は、その“０”が与え
られる直前の入力の値を保持し、出力端子１１か
ら出力するものである。５３〜５５はセンサを示
し、センサ５３は入力端子５６に電圧Ｖwdが与え
られた場合に出力端子５７に“１”を出力し、
“０”ボルトが与えられた場合は“０”を出力す
る。センサ５４，５５は入力端子５８，５９に電
圧Ｖpが与えられた場合に出力端子８０，８１に
“１”を出力し、入力端子５８，５９が０ボルト
の場合は出力端子８０，８１に“０”を出力す
る。
る。第５図はこの発明による駆動方法を実現する
駆動回路の一実施例を示す回路図であり、図にお
いて、１は消去命令入力端子、２はエクスクルー
シブオアゲート（以下EORと略称する。）１２は
オアゲート、１７はアンドゲート、２５はインバ
ータ、５，１４，２１，２４，２７はスイツチ、
８はＤラツチを示す。第６図は第５図の回路各部
の電圧のタイムチヤートでＶの次の数字がそれぞ
れの端子に対応しているスイツチ５，１４，２
１，２４，２７はすべて論理“１”のときオン
（ON）となり、“０”でオフ（OFF）となる。
Ｄラツチ８はクロツク端子９に“１”が与えられ
ているときは入力端子１０に与えられた値をその
まま出力端子１１から出力し、クロツク端子９に
“０”が与えられている時は、その“０”が与え
られる直前の入力の値を保持し、出力端子１１か
ら出力するものである。５３〜５５はセンサを示
し、センサ５３は入力端子５６に電圧Ｖwdが与え
られた場合に出力端子５７に“１”を出力し、
“０”ボルトが与えられた場合は“０”を出力す
る。センサ５４，５５は入力端子５８，５９に電
圧Ｖpが与えられた場合に出力端子８０，８１に
“１”を出力し、入力端子５８，５９が０ボルト
の場合は出力端子８０，８１に“０”を出力す
る。
端子１には消去命令が与えられ、その状態を第
６図Ｖ１に示す。EOR２の一方の入力端子は端
子１に接続される。今、EOR２の他方の入力端
子３が“０”であつたとすると、EOR２の出力
端子４に“１”が出力されてスイツチ５がオン
（ON）となる。端子６には電圧Ｖwdが与えられて
いるのでメモリセル５０のソース７に電圧Ｖwdが
与えられ、Ｄラツチ８のクロツク端子９に“１”
が与えられる。Ｄラツチ８の入力端子１０は端子
１に接続されているので出力端子１１にも“１”
が出力される。出力端子１１はオアゲート１２の
一方の入力端子に接続されているので、オアゲー
ト１２の出力端子１３に“１”が出力される。よ
つてスイツチ１４がONとなる。端子１５にはメ
モリセル５０が消去状態のときには０ボルト、選
択されていないときには電圧Ｖpが与えられる。
今、端子１５に非消去状態の電圧Ｖpが与えられ
ると、メモリセル５０のゲート１６には電圧Ｖp
が与えられ、センサ５５の出力８１も“１”とな
る。アンドゲート１７の一方の入力端子１８はセ
ンサ５５の出力８１と結合され、他方の入力端子
１９はＤラツチ８の出力端子１１と接続されてい
るので、その出力端子２０に“１”が出され、ス
イツチ２１がONとなる。
６図Ｖ１に示す。EOR２の一方の入力端子は端
子１に接続される。今、EOR２の他方の入力端
子３が“０”であつたとすると、EOR２の出力
端子４に“１”が出力されてスイツチ５がオン
（ON）となる。端子６には電圧Ｖwdが与えられて
いるのでメモリセル５０のソース７に電圧Ｖwdが
与えられ、Ｄラツチ８のクロツク端子９に“１”
が与えられる。Ｄラツチ８の入力端子１０は端子
１に接続されているので出力端子１１にも“１”
が出力される。出力端子１１はオアゲート１２の
一方の入力端子に接続されているので、オアゲー
ト１２の出力端子１３に“１”が出力される。よ
つてスイツチ１４がONとなる。端子１５にはメ
モリセル５０が消去状態のときには０ボルト、選
択されていないときには電圧Ｖpが与えられる。
今、端子１５に非消去状態の電圧Ｖpが与えられ
ると、メモリセル５０のゲート１６には電圧Ｖp
が与えられ、センサ５５の出力８１も“１”とな
る。アンドゲート１７の一方の入力端子１８はセ
ンサ５５の出力８１と結合され、他方の入力端子
１９はＤラツチ８の出力端子１１と接続されてい
るので、その出力端子２０に“１”が出され、ス
イツチ２１がONとなる。
端子２２には電圧Ｖpが与えられていて、スイ
ツチ２１がONとなることにより、メモリセル５
０のサブストレート２３に電圧Ｖpが与えられ
る。スイツチ２４には端子１からの消去命令が与
えられているのでこれがONとなり、EOR２の入
力端子３に“１”が与えられる。これにより、
EORの２つの入力端子１，３の電圧が共に
“１”となり、その出力端子４の出力は“０”と
なる。スイツチ５はこれによりOFFとなり、メ
モリセル５０のソース電圧は０ボルトになる。
ツチ２１がONとなることにより、メモリセル５
０のサブストレート２３に電圧Ｖpが与えられ
る。スイツチ２４には端子１からの消去命令が与
えられているのでこれがONとなり、EOR２の入
力端子３に“１”が与えられる。これにより、
EORの２つの入力端子１，３の電圧が共に
“１”となり、その出力端子４の出力は“０”と
なる。スイツチ５はこれによりOFFとなり、メ
モリセル５０のソース電圧は０ボルトになる。
次に消去命令がなくなつたとき、すなわち、Ｖ
１が“１”のレベルから“０”のレベルになつた
ときの第５図の回路の説明を行う。端子１の電圧
は“０”レベルに落ちるので、EOR２の一方の
入力端子は“０”となり、他方の入力端子３は
“１”であるので、EOR２の出力端子４には
“１”が出力され、スイツチ５はONとなる。こ
れにより、メモリセル５０のソース７には電圧Ｖ
wdが与えられ、Ｄラツチ８のクロツク端子９には
“１”が与えられる。Ｄラツチ８の入力端子１０
には“０”が与えられるのでその出力端子１１に
は“０”が出力される。それにより、アンドゲー
ト１７の出力端子２０が“０”となり、スイツチ
２１はOFFとなり、メモリセル５０のサブスト
レート２３の電圧が０ボルトとなり、ORゲート
１２の２つの入力端子のレベルが“０”となるの
で、その出力端子１３も“０”となり、スイツチ
１４はOFFとなるので、メモリセル５０のゲー
ト１６も０ボルトとなる。インバータ２５の入力
端子は入力端子１に接続されているので、その出
力端子には“１”が出力されスイツチ２７がON
となる、よつてEOR２の入力端子３も“０”と
なり、その出力端子４も“０”となり、スイツチ
５がOFFとなつてメモリセル５０のリース電圧
が０ボルトとなる。
１が“１”のレベルから“０”のレベルになつた
ときの第５図の回路の説明を行う。端子１の電圧
は“０”レベルに落ちるので、EOR２の一方の
入力端子は“０”となり、他方の入力端子３は
“１”であるので、EOR２の出力端子４には
“１”が出力され、スイツチ５はONとなる。こ
れにより、メモリセル５０のソース７には電圧Ｖ
wdが与えられ、Ｄラツチ８のクロツク端子９には
“１”が与えられる。Ｄラツチ８の入力端子１０
には“０”が与えられるのでその出力端子１１に
は“０”が出力される。それにより、アンドゲー
ト１７の出力端子２０が“０”となり、スイツチ
２１はOFFとなり、メモリセル５０のサブスト
レート２３の電圧が０ボルトとなり、ORゲート
１２の２つの入力端子のレベルが“０”となるの
で、その出力端子１３も“０”となり、スイツチ
１４はOFFとなるので、メモリセル５０のゲー
ト１６も０ボルトとなる。インバータ２５の入力
端子は入力端子１に接続されているので、その出
力端子には“１”が出力されスイツチ２７がON
となる、よつてEOR２の入力端子３も“０”と
なり、その出力端子４も“０”となり、スイツチ
５がOFFとなつてメモリセル５０のリース電圧
が０ボルトとなる。
このシーケンスを見てもわかるように、非選択
状態ではどの瞬間をとつてもメモリセルの記憶内
容を書き換えるモードの電圧が与えられることは
ない。すなわち前にも述べたようにこの発明はソ
ース、ドレインに電圧Ｖwdが与えられていれば、
ゲートに電圧Ｖp、サブストレートに０ボルトが
与えられても、メモリセルの記憶内容には何ら影
響を及ぼさないということを利用したものであ
る。
状態ではどの瞬間をとつてもメモリセルの記憶内
容を書き換えるモードの電圧が与えられることは
ない。すなわち前にも述べたようにこの発明はソ
ース、ドレインに電圧Ｖwdが与えられていれば、
ゲートに電圧Ｖp、サブストレートに０ボルトが
与えられても、メモリセルの記憶内容には何ら影
響を及ぼさないということを利用したものであ
る。
なお、これら一連のシーケンスはメモリアレイ
中のメモリセル全部について満足されなければな
らないものであるから、伝送線線中の信号の遅延
時間を考慮に入れないと、一部のメモリセルでは
この順序が守られないことも考えられる。このた
め一例として第７図の実施例に示すごとくメモリ
アレイ部の電圧源とは反対側にセンス回路を設け
伝送されて来た信号がメモリアレイ全部に伝わつ
たということを検知してから次の動作に移るとい
う方法が考えられる。第７図において、９０はメ
モリICの基板全体、９４はメモリセルの単体を
示している。端子９１はサブストレートに接続さ
れ、基板全体のトランジスタのサブストレートに
電気的に結合されている。端子２２には電圧Ｖp
が与えられスイツチ２１がONになることにより
サブストレートに電圧Ｖpが与えられる。第７図
に示すように基板の端子９１とは反対側のサブス
トレートには端子９２があり、センサ５４に結合
されている。
中のメモリセル全部について満足されなければな
らないものであるから、伝送線線中の信号の遅延
時間を考慮に入れないと、一部のメモリセルでは
この順序が守られないことも考えられる。このた
め一例として第７図の実施例に示すごとくメモリ
アレイ部の電圧源とは反対側にセンス回路を設け
伝送されて来た信号がメモリアレイ全部に伝わつ
たということを検知してから次の動作に移るとい
う方法が考えられる。第７図において、９０はメ
モリICの基板全体、９４はメモリセルの単体を
示している。端子９１はサブストレートに接続さ
れ、基板全体のトランジスタのサブストレートに
電気的に結合されている。端子２２には電圧Ｖp
が与えられスイツチ２１がONになることにより
サブストレートに電圧Ｖpが与えられる。第７図
に示すように基板の端子９１とは反対側のサブス
トレートには端子９２があり、センサ５４に結合
されている。
信号線９３は縦一列のトランジスタのソースに
接続され、一方の端子９５はスイツチ４５に接続
され、端子６には電圧Ｖwdが与えられている。信
号線９３の他方の端子９６にはセンサ５３が接続
されている。信号線３１は横方向の一列のトラン
ジスタのそれぞれのゲートに接続され、その一方
の端子９８はスイツチ１４に接続されている。端
子１５には消去モードのときに０ボルト、非消去
モードのとき電圧Ｖpが与えられる。したがつて
センサを単に信号線３１に接続しただけでは、消
去状態の場合、信号線３１は０ボルトのままで変
化せず、信号が伝達したということを感知できな
い。そこで消去電圧が与えられるゲートの信号線
は１本であることを利用して、もう１本のアレイ
の信号線３２と信号線３１の出力の論理和をとる
ことにより、たとえ２本の信号線のうち１本の信
号線が消去モードであつても信号の伝達を感知す
ることを可能とした。これらセンサ５３〜５５を
電源と反対側に設けることによりメモリアレイ全
部のメモリセルに信号が伝わつたということを検
知することが可能となつた。
接続され、一方の端子９５はスイツチ４５に接続
され、端子６には電圧Ｖwdが与えられている。信
号線９３の他方の端子９６にはセンサ５３が接続
されている。信号線３１は横方向の一列のトラン
ジスタのそれぞれのゲートに接続され、その一方
の端子９８はスイツチ１４に接続されている。端
子１５には消去モードのときに０ボルト、非消去
モードのとき電圧Ｖpが与えられる。したがつて
センサを単に信号線３１に接続しただけでは、消
去状態の場合、信号線３１は０ボルトのままで変
化せず、信号が伝達したということを感知できな
い。そこで消去電圧が与えられるゲートの信号線
は１本であることを利用して、もう１本のアレイ
の信号線３２と信号線３１の出力の論理和をとる
ことにより、たとえ２本の信号線のうち１本の信
号線が消去モードであつても信号の伝達を感知す
ることを可能とした。これらセンサ５３〜５５を
電源と反対側に設けることによりメモリアレイ全
部のメモリセルに信号が伝わつたということを検
知することが可能となつた。
以上述べたのは信号が各メモリセルに伝わつた
ということを検知してから次のシーケンスに移る
という方式であるが、あらかじめ伝達に必要な時
間を計算して、その時間間隔をおいて次のシーケ
ンスに移行することも可能である。その例を次に
示す。
ということを検知してから次のシーケンスに移る
という方式であるが、あらかじめ伝達に必要な時
間を計算して、その時間間隔をおいて次のシーケ
ンスに移行することも可能である。その例を次に
示す。
第８図は本発明による駆動方法を実現する回路
の他の実施例、第９図は第８図の回路のタイムチ
ヤートで、Ｖの次の番号は第８図の回路の各部の
番号に対応している。第８図の４１〜４３はシフ
トレジスタで入力端子４０に与えられた情報はク
ロツクパルスが与えられる毎にシフトレジスタ４
１〜４３の方に送られて行く。入力端子４０には
メモリの消去命令が入力される。入力端子４０に
与えられる消去命令とシフトレジスタ４１〜４３
の出力Ｖ４４〜Ｖ４６の時間関係を第９図にそれ
ぞれ示す。シフトレジスタ４１の出力Ｖ４４とシ
フトレジスタ４３の出力Ｖ４６をオアゲート４７
の入力に加えることにより出力Ｖ４８を得る。出
力Ｖ４８はスイツチ４９をON，OFFする。スイ
ツチはすべて論理“１”のときONになる。端子
６０には電圧Ｖwdが与えられている。スイツチ４
９がONとなるとメモリセル５０のソース７にＶw
ｄが与えられる。シフトレジスタ４２の出力４５
はスイツチ６１に加えられる。入力端子６２には
メモリセル５０が消去モードのときは０ボルトが
与えられ、非消去モードのときには電圧Ｖpが与
えられる。シフトレジスタ４１と４３の出力４４
と４６はアンドゲート６３にも加えられ、その出
力Ｖ６４はスイツチ６５をON，OFFする。
の他の実施例、第９図は第８図の回路のタイムチ
ヤートで、Ｖの次の番号は第８図の回路の各部の
番号に対応している。第８図の４１〜４３はシフ
トレジスタで入力端子４０に与えられた情報はク
ロツクパルスが与えられる毎にシフトレジスタ４
１〜４３の方に送られて行く。入力端子４０には
メモリの消去命令が入力される。入力端子４０に
与えられる消去命令とシフトレジスタ４１〜４３
の出力Ｖ４４〜Ｖ４６の時間関係を第９図にそれ
ぞれ示す。シフトレジスタ４１の出力Ｖ４４とシ
フトレジスタ４３の出力Ｖ４６をオアゲート４７
の入力に加えることにより出力Ｖ４８を得る。出
力Ｖ４８はスイツチ４９をON，OFFする。スイ
ツチはすべて論理“１”のときONになる。端子
６０には電圧Ｖwdが与えられている。スイツチ４
９がONとなるとメモリセル５０のソース７にＶw
ｄが与えられる。シフトレジスタ４２の出力４５
はスイツチ６１に加えられる。入力端子６２には
メモリセル５０が消去モードのときは０ボルトが
与えられ、非消去モードのときには電圧Ｖpが与
えられる。シフトレジスタ４１と４３の出力４４
と４６はアンドゲート６３にも加えられ、その出
力Ｖ６４はスイツチ６５をON，OFFする。
入力端子６６には電圧Ｖpが与えられていて、
スイツチ６５がONになるとメモリセル５０のサ
ブストレート２３に電圧Ｖpが与えられる。この
ようにして、第９図Ｖ４８、Ｖ４５、Ｖ６４に示
すようにメモリセル５０のソース７、ゲート１
６、サブストレート２３に与えられる電圧のシー
ケンスが作られる。
スイツチ６５がONになるとメモリセル５０のサ
ブストレート２３に電圧Ｖpが与えられる。この
ようにして、第９図Ｖ４８、Ｖ４５、Ｖ６４に示
すようにメモリセル５０のソース７、ゲート１
６、サブストレート２３に与えられる電圧のシー
ケンスが作られる。
以上説明したごとくこの発明によれば、メモリ
セル各端子に与える電圧のシーケンスをコントロ
ールすることにより、メモリの部分消去時に非消
去メモリセルの記憶内容を変更するような電圧モ
ードがメモリセルに与えられることを防止でき、
したがつてメモリの記憶保持時間の向上が計れる
ものである。
セル各端子に与える電圧のシーケンスをコントロ
ールすることにより、メモリの部分消去時に非消
去メモリセルの記憶内容を変更するような電圧モ
ードがメモリセルに与えられることを防止でき、
したがつてメモリの記憶保持時間の向上が計れる
ものである。
第１図はMNOSトランジスタの断面構造、第２
図、第３図は従来の部分消去時に非消去メモリに
与えられる電圧のタイムチヤート、第４図は本発
明の原理を示すMNOSトランジスタの電圧のタイ
ムチヤート、第５図は本発明による駆動方法を実
現する駆動回路の一実施例の構成図、第６図は第
５図の回路の各部の電圧のタイムチヤート、第７
図は第５図の実施例におけるセンサの配列例を示
す構成図、第８図は本発明による駆動方法を実現
する駆動回路の他の実施例の構成図、第９図は第
８図の回路の各部の電圧のタイムチヤートを示
す。 １Ａ…ゲート、１Ｆ…サブストレート、２…エ
クスクルーシブオアゲート、８…Ｄラツチ、５０
…メモリセル、９０…メモリICの基板全体、５
３〜５５…センサ、４１〜４３…シフトレジス
タ。
図、第３図は従来の部分消去時に非消去メモリに
与えられる電圧のタイムチヤート、第４図は本発
明の原理を示すMNOSトランジスタの電圧のタイ
ムチヤート、第５図は本発明による駆動方法を実
現する駆動回路の一実施例の構成図、第６図は第
５図の回路の各部の電圧のタイムチヤート、第７
図は第５図の実施例におけるセンサの配列例を示
す構成図、第８図は本発明による駆動方法を実現
する駆動回路の他の実施例の構成図、第９図は第
８図の回路の各部の電圧のタイムチヤートを示
す。 １Ａ…ゲート、１Ｆ…サブストレート、２…エ
クスクルーシブオアゲート、８…Ｄラツチ、５０
…メモリセル、９０…メモリICの基板全体、５
３〜５５…センサ、４１〜４３…シフトレジス
タ。
Claims (1)
- １ 共通のサブストレート内に形成された複数の
それぞれトランジスタからなるメモリセルを有
し、各メモリセルのゲートと該サブストレート間
に印加される電圧が第１の極性のときには各メモ
リセルが書込み状態となり、該第１の極性と反対
の第２の極性のときには各メモリセルが消去状態
となり、さらに、該書込み状態では該メモリセル
のソース又はドレインの電位が該ゲートの電位に
近い程、各メモリセルに対する書込み動作が低速
度で行なわれるようにメモリセルが構成されてい
るメモリにおいて、消去すべきメモリセルのゲー
トを第１の電位に保持したまま該サブストレート
の電位を、第１の電位から、該第１の電位に比べ
て該第１の極性の電位差を有する第２の電位に変
化させ、該消去メモリセルの消去に必要な期間該
第２の電位に維持し、その後該第１の電位に戻
し、該非消去メモリセルのゲートの電位を、該サ
ブストレートの電位が該第１の電位から該第２の
電位に変化し始める前に該第１の電位から該第２
の電位に向けて変化開始させ、少くとも上記の期
間該第２の電位に維持し、その後該サブストレー
トの電位が該第２の電位から該第１の電位に戻り
始めた後に該非消去メモリセルのゲートの電位を
該第２の電位から該第１の電位に戻し始め、該非
消去メモリセルのゲートの電位が該第１から第２
の電位に向けて変化開始するタイミングの前から
該非消去メモリセルのゲートの電位および該サブ
ストレートの電位がともに該第２の電位になるタ
イミングの後までの期間と、該非消去メモリセル
のゲートの電位が該第２の電位から第１の電位へ
戻り始めるタイミングの前から該非消去メモリセ
ルのゲートの電位および該サブストレートの電位
がともに該第１の電位になるタイミングの後まで
の期間に、該非消去メモリセルのソース又はドレ
インに、該第１の電位に対して該第１の極性の電
位差を有する電位を印加することを特徴とするメ
モリの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58183015A JPS59132496A (ja) | 1983-10-03 | 1983-10-03 | メモリの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58183015A JPS59132496A (ja) | 1983-10-03 | 1983-10-03 | メモリの駆動方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53123625A Division JPS582436B2 (ja) | 1978-10-09 | 1978-10-09 | メモリの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59132496A JPS59132496A (ja) | 1984-07-30 |
| JPS6151360B2 true JPS6151360B2 (ja) | 1986-11-08 |
Family
ID=16128243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58183015A Granted JPS59132496A (ja) | 1983-10-03 | 1983-10-03 | メモリの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132496A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2551761B (en) * | 2016-06-29 | 2021-07-21 | Devonport Royal Dockyard Ltd | Dry dock vessel supporting apparatus |
-
1983
- 1983-10-03 JP JP58183015A patent/JPS59132496A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59132496A (ja) | 1984-07-30 |
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