JPS59132496A - メモリの駆動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 この発明はメタルーシリコンナイトライドーシリコンオ
キザイドーセミコンダクタ（Ｍｅｔａｌｓｉｌｉｃｏｎ
　Ｎ１ｔｒｉｄｅ　５ｉｌｉｃｏｎ　０ｘｉｄｅ　Ｓｅ
ｍ１ｃｏｎｄｕ−ｃｔｏｒ：ｌｙ、下１ＭＮＯ３と略称
する。）トラ、ジスタ等で構成される電気的に書き換え
可能なり一ドオンリイメモリ（Ｅｌｅｃｔｒｉｃａｌｌ
ｙ　ＡｌｔｅｒｎａｂｌｅＲｅａｄ　０ｎｌｙ　Ｍｅｍ
ｏｒｙ　：以下、ＥＡＲ，ＯＭと略称する。）に関する
ものである。

〔発明の背景〕

ＦＡＩ（、ＯＭのメモリセルに使用されるＭ　Ｎ　ＯＳ
トランジスタの断面構造を第１図に示す。第１図におい
て、ＬＡはゲートを極、ＩＢは窒化珪素Ｓｉ３Ｎ４から
なる層、１０は酸化珪素５Ｉ０２からなる層、ＬＤはソ
ース、ＩＢはドレイン、ＩＦはサブストレー）、ＩＧは
基板ヲあられす。

このＭＮＯＳ）ランヅスタのゲートＬＡに電位Ｖ、そ与
え、サブストレートＩＦ、　　ソースＬＤ。

ドレインＬＨにそれ七れ０ボルトを与えると、酸化珪素
Ｓｉυ２の層１０と窒化珪素５Ｌ３Ｎ４　　の層ＩＢの
境界に電荷がトラップ（ｔｒａｐ）される。例えは、あ
るＮチャネルＭＮＯＳ）ランジスタではＶ、として＋２
５ポル）Ｋ与えると電子が１０の５Ｉ０２とＩＢのＳｉ
３Ｎ４の境界にトラップされる。

以下この状態をメモリに書き込んだ状態と呼び。

論理゛１″の記憶状態とする。

また、ゲートＩＡに０ボルト、サブストレートＩＦに電
圧■９、ソースＩＤおよびドレインＩＥはそれぞれ開放
の状態にするとＩＣの酸化珪素ＳｉＯ２の層ＩＣと窒化
珪素５１３Ｎ４の層ＩＢの境界にトラップされていた電
荷はなくなる。以下この状態をメモリを消去した状態と
呼び、論理“ＯＮの記憶状態とする。

このＭＮＯＳトランジスタのゲートＩＡとサブストレー
トＩＦの間に電位差がない場合は、当然メモリの内容に
変化は起らす、また、ゲートＩＡに電圧Ｖ、が与えられ
、サブストレー１−　Ｉ　Ｆに０ボルトが与えられても
、ソースＬＤ、およびドレインＩＥにある電圧ｖｗｄか
与えられている場合にはメモリの記憶状態の変化（論理
”０”の状態から論理゛１”への変化、あるいはその逆
）は生じない。例えばあるＮチャネルＭ、ＮＯＳトラン
ジスタでＶｐ＝　２５ボルト、■ｗｄ−２０ボルトが与
えられた場合がこれに相当する。

なお、ソースＩＤおよびドレインＩＥに電圧’ｗｄが与
えられてもゲ〜）ＬＡに０ホルト、ｖプストレー）ＩＦ
に電圧■、が与えられた場合には構造より明らかなよう
に、メモリの内容は消去されてしまう。

このメモリセルがアレイ状（こ配置−されてＩＣ化され
た場合で、このメモリアレイ中の全部のメモリセルでは
なく、メモリの中から選択した選択メモリセルの内容を
消去する場合、そわ以外の非選択メモリセル（こはその
内容が消去さイ１ないようなモード（非消去モード）の
電圧が印加されｒｊけれはならない。

第２図は従来のメモリ駆動方法による信号のタイムチャ
ートで、あるメモリセルが消去状態をこある時、他の非
消去状態のメモリセルに印加さイ′シる信号の関係を示
してい・る。図において、■１はメモリに与えられる消
去命令信号で、この電圧が”ｌ”のレベルにあるときは
消去命令が出ていてメモリ中の選択されたメモリセルが
消去される。

ＶＡはグー）ＬＡに与えられる電圧、ＶＢはサブストレ
ー）ＩＦに与えられる電圧を示している。

すなわち、消去指令信号■１が論理゛１”になると、非
選択メモリセルのゲートｌＡｇよびサブス■１が論理”
Ｏ”になると、非選択メモリセルのグー）ＬＡおよびサ
ブストレー）ＩＦの電圧ＶＡおよびＶＢはＯボルトにな
る（時刻Ｔ２）。なお、この時、非選択メモリセルのソ
ースｌＤＥよびドレインＩＥは開放状態にある。

第２図でわかるように非消去モードでは、グー）ＩＡと
サブストレートｌＦの′電圧は全く同じように変化する
ので、グー）ＬＡとサブストレート電圧間には電位差を
生ぜず、したがってメモリセルの記憶状態には何の影響
も及ばさないＯしかし、実際には、メモリセルのグー）
ＬＡとサブストレートＩＦに同時に電圧ｖｐヲ与えても
。

サブストレー）ＩＦと基板１８間のウェル容量等の影響
で、第３図に示すように、ゲートに圧ＶＡとサブストレ
ート電圧ｖＢの変化には、わずかな時間差１ｄＸ−生じ
ることが多い。このｔｄ間の過渡状態ではゲートＩＡζ
こは電圧■、か与えられ、サブストレー）ＩＰは０ボル
トの状態でゐるのて。

メモリセルは瞬間的に書き込みの状態に陥る０この時間
差１ｄは一般的には書き込みに要する時間Ｔｗに比べて
かなり短いが、何回かこイｔが続くとこの電圧が与えら
れた非選択メモリセルの記憶状態が変化する可能性かあ
り、ＥＡＲ，Ｌ）Ｍの記憶保持時間なとの性能を下けて
いた。

例えば、あるメモリセルで、第３図のようにゲートＩＡ
の電圧の立上りがサブストレートＩＦの電圧の立上りよ
りも時間差ｔ　ｄ＝　１００μｓｅｃだ２５００、すな
わち、非選択メモリセルでメモリセルの状態が論理”０
゛であったにもかかわらず他のメモリセル４２５００回
以上消去動作すると消去されてはならない非選択メモリ
セルの状態が論理“１”に変化してしまう。

〔発明の目的〕

この発明の目的は従来上述したようにＥＡａ。

Ｍの部分消去時に生じていた。消去メモリセル以外の消
去されてはならない非選択メモリセルが瞬間的に書き込
み状態や消去状態に陥ることを防ぐメモＩＪ　ｋ提供す
るものである。

〔発明の概要〕

上記の目的を達成するためにこの発明では、従来と異な
るシーケンスでメモリセルの各端子に電圧を与えるぐと
により、非選択メモリセルの記憶内容＋ｙ化させるモー
ドに陥ることを防いでいる。

より具体的には前にも述べたようｌこ、クーＨｊｆ圧Ｖ
ｐ、サブストレート電圧０ボルト、ソース及びドレイン
筆圧■Ｗｄのときには、メモリセルに蓄えられている記
憶内容には何の変化も起らないということを利用して、
消去命令が与えられると選択さｎ消去される選択メモリ
セル以外の消去されない非選択メモリセルでは、まずソ
ースＬＤに電位Ｖｗｄを与え、しかる後にゲー目Ａｉ？
Ｘ岨圧■、そ与え１次にサブストレートＩＦの電圧ｙ２
■、とし、消去命令がなくなったときも、咳す、ソース
ＬＤノ電位ヲｖｗｄとし、しかる後にサブストレー）Ｉ
Ｆの電位−Ｂ、Ｖ、からＯボルト（こ変化させ、次にゲ
−）　ＩＡの電位を０ホルトに変化させるというように
、過渡的にケートｌＡに電圧■０．サブストレートＩＦ
に０ボルトか与えられるときでも、ソースＬＤ及び゛ド
レインＩＥの電圧はＶｗｄにしてメモリの記憶内容の変
化を防止するものである。

第４図はこの発明による駆動方法の原理を説明するタイ
ムチャートである。図において、■１は消去命令であり
第２図と同じである。ＶＯはソースＩＤ及びドレインＩ
ＦＪの電圧、■ＡおよびＶＢはそれぞわゲー）ＬＡおよ
びサブストレートｌＦの電圧である。第４図でわかるよ
うに、この発明では、消去命令信号ｖｌが与えられ、こ
のＶｌが論理”０”の状態から“ｌ“の状態に変化する
と。

消去さｎない非選択メモリでは続いてソースＬＤ及びド
レインに′紙圧ｖＣとして電圧ｖＷｄが与えられ、しか
る後にゲートＬＡの電圧ＶＡとして電圧Ｖ、が与えられ
、続いてサブストレー）ＩＦの電圧ＶＢとじて′−′１
圧ｖｐが与えられ、その後ソースＩＤ及びドレインＩＥ
は消去状態におけるソース、ドレインと同し゛状態にす
る。消去命令信号Ｖｌが１”から０”になるときも０”
から“１″に変化した場合と同様にソース及びビレ４フ
フ４位Ｖｃがｖｗｄ　となった後にサブストレート電圧
ＶＢが０ボルトとなり、その後にゲートを圧ＶＡがＯボ
ルトとなり、その後、ソース電圧かＯボルトとなる。

この・／−ケンスにより、ゲート電圧とサブストレート
電圧に電位差Ｖｐ力）ある場合でも、ソース及びドレイ
ンの′電圧ＶＯは”ｗｄ　　となっているＱつでメモリ
セルの論理状態に対する影響はない。

実施例 以下、′この発明を笑厖例により詳細に説明する０第５
図はこの発明による駆動方法を実現する駆動回路の一実
施例を示す回路図であり１図において。

１は消去命令、入力端子、２はエクスクル−７ブオアゲ
ート（以下ＥＯＲと略称する。）１２はオアゲート、１
７はアンドゲート、２５はイン６〒り。

５．１４，２１，２４．２７はスイッチ、８はＤラッテ
を示す。第６図は第５図の回路各部の電圧のタイムチャ
ートでＶの次の数字かそれぞれの端子に対応しているス
イッチ５，１４，２１，２４゜２７はすべて論理”１”
のときオン（ＯＮ）となり、０″でオフ（ＯＦ　Ｆ　）
となるＯＤクラッチはクロック端子９に”１″が与えら
れているときは入力端子１０に与えられた値をそのまま
出力端子１１から出力し、クロック端子９に°０”が与
えられた時は、その”０″が与えられる直前の入力の値
を保持し、出力端子１１から出力するもの　□である。

５３〜５５はセンサを示し、センサ５３は入力端子５６
に電圧Ｖｗｄが与えられた場合に出力端子５７に”１”
を出力し、”０″ボルトが与えられた場合は”０″を出
力する。センサ５４゜５５は入力端子５８．５９に電圧
■、が与えらイまた場合に出力端子８０．８１に”１”
を出力し、入力端子５８．５９がＯボルドの場合は出力
端子８０．８１に１０１を出力する。

端子１には消去命令が与えられ、その状態を第６図■１
に示す。ＥＯＯ２０一方の入力端子は端子１に接続され
る０今１ｇ０Ｒ２の他方の入力端子３が０”であったと
すると、ｇＯｆＬ２の出力端子４に”１′か出力されて
スイッチ５かオン（０’Ｎ）となる。端子６には電圧Ｖ
Ｗｄが与えらレテいるのでメモリセル５０のソース７に
電圧Ｖｗｄが与えられ、Ｄラッテ８のクロック端子９に
“１′が与えられる。Ｄラッテ８の入力端子１０は端子
１をこ接続されているので出力端子１１にも”１“か出
力される。出力端子１１はオアゲート１２の一方の入力
端子に接続されているので。

オアゲー）１２の出力端子１３に”１″が出力される。

よってスイッチ１４かＬＩＮとなる。端子１５にはメモ
リセル５０が消去状態のときには０ボルト、非消去状態
のときには電圧Ｖ、が与えられる。今、端子１５に非消
去状態の電圧■２が与えられると、メモリセル５０のゲ
ート１６には電圧■　が与えられ、センサ５５の出力８
１も”１″となる。アンドゲート１７の一方の入力端子
１８はセンサ５５の出力８１と結合され、他方の入力端
子１９はＤラッテ８の出力端子１１と接続されているの
で、その出力端子２０に“１”が出され。

スイッチ２１がＯＮとなる。

端子２２には電圧■、が与えられていて、スイッチ２１
がＯＮとなることにより、メモリセル５０のサブストレ
ート２３に電圧■、か与えられる。スイッチ２４には端
子ｌからの消去命令か与えられているのでこれが（ＪＮ
となり、ＥＯＲ２（７’）入力端子３に“ｌ″が与えら
れる。これにより、ＥＯＲの２つの入力端子１，３の電
圧が共に１″となり、その出力端子４の出力は“０”と
なる。

スイッチ５はこわによりＯＦＦとなり、メモリセル５０
のソース電圧は０ボルトＯこなる。

次に消去命令がなくなったとき、すなわち、ｖｉが”ｔ
”のレベルから０＃のレベルになったときの第５図の回
路の説明を行う。端子ｌの電圧は”０″レベルに落ちる
ので、ＥＯＲ２の一方の入力端子は０”となり、他方の
入力端子３（ま”１”であるので、ＥＯＦＬ２の出力端
子４（こ（ま“ビが出力され、スイッチ５はＯＮとなる
。これにより、メモリセル５０のソース７（こ（′！奄
電圧ｗｄか与えられ、Ｄラッチ８のクロック端子９（こ
は”ビが与えられる。Ｄラッテ８の入力端子ＩＯには”
０”が与えられるのでその出力端子１１には　”０”が
出力される。それにより、アンドゲート１７の出力端子
２０刀５゛０″となり、スイッチ２１はＯＦ　Ｆとなり
、メモリセル５００〕サブストレート２３０）′に圧か
０ボルトとなり、ＯＲ，ケート１２の２つの入力端子Ｑ
〕レベルが１０′となるので、その出力端子１３も０“
となり。

スイッチ１４はｏ　Ｆｉ’となるので、メモリセル５０
のゲート１６も０ボルトとなる。イン〆く一タ２５０）
入力端子は入力端子ｌに接続されてし）るのて゛、その
出力端子には“ｌ”が出力されスイッチ２７がＯＮとな
る、よってＥＯＲ２の入力端子３も“０″となり、ぞの
出力端子４も”０”となり。

スイッチ５がＯＦＦ’となってメモリセル５０のソース
電圧が０ボルトとなる。

このシーケンスを見て１つかるように、非選択状態では
どの瞬間をとってもメモリセルの記憶内容を書き換える
モードの電圧が与えられることはない。すなわち前にも
述べたようにこの発明はソース、ドレインに電圧Ｖｗｄ
が与えられていれは。

ゲートに電圧Ｖ　　サブストレートに０ボルトが１ 与えられても、メモリセルの記憶内容には伺ら影響を及
ぼさないということをオリ用したものである。

なお、これら一連のシーケンスはメモリアレイ中のメモ
リセル全部について満足されなけれはならないものであ
るから、伝送しｍ中の信号の遅延時間を考慮に入れない
と、一部のメモリセルではこの順序が守らイ１ないこと
も考えられる。このため−例として第７図の実施例に示
すごとくメモリアレイ部の電圧源どは反対側にセンス回
路を設は伝送されて来た信号がメモリアレイ全部に伝わ
ったということヲ恢知してから次の動作に移るという方
法が考えらζＬる。第７図において、９０はメモ＋）　
Ｉ　Ｃの基板全体、９４はメモリセルの単体を示し、で
いる。端子９１はサブストレートに接続され、基板全体
のトランジスタのサブストノートに電気的に結合さイ１
でいる。端子２２には―圧■。

か与えらイエスイッチ２１かＯＮになることによりサブ
ストレートに′板圧Ｖ　か与えられるｏｍ７図に示すよ
うに蒸機の端子９１とは反対側のサブストレートには端
子９２かあり、センサ５４に結合されている。

信号線９３は縦一列のトランジスタのソースに接続され
、−力の端子９５はスイッチ４５に接続され、端子６に
は電圧Ｖい、ｄが与えられている。

信号線９３の他方の端子９６にはセンサ５３か接続され
ている。信号線３１は横方向の一列のトランジスタのそ
れぞイ１のゲートに接続さてし、その一方の端子９８は
スイッチ１４に接続されている０端子１５には消去状態
のときに０ボルト、非消去状態のとき電圧Ｖ、が与えら
れる。したがってセンＶを単に伯号餘３１に接続したた
けては、消去状態の場合、信号春３１は０ボルトのまま
で変化せず、信号が伝達したということを感知できない
。

そこで消去電圧が与えられるゲートの信号載は１本であ
ることを利用して、もう１本のアレイの信号線３２と信
号線３１の出力の論理和をとることにより、たとえ２本
の信号線のうち１本の信号線が消去モードであっても信
号の伝達を感知することを可能とした０これらセンサ５
３〜５５を電源と反対側に設けることによりメモリアレ
イ全部のメモリセルに信号が伝わったということヲ恢知
することが可能となった。

分述べたのは信号が各メモリセルに伝わったということ
を検知してから次のシーケンスに移るという方式である
が、あらかじめ伝達に必袂な時間を計算して、その時間
間隔をおいて次の７−ケンスに移行することも可能であ
る０その例を次に示す０ 第８図は本発明による駆動方法を実現する回路の他の実
施例、第９図は第８図の回路のタイムチャートで、■の
次の番号は第８図の回路の各部の番号に対応している。

第８図の４１〜４３はシフトレジスタで入力端子４０に
与えられた情報はクロックパルスが与えられる毎にシフ
トレジスタ４１〜４３の方に送られて行く。入力端子４
０にはメモリの消去命令が入力される。入力端子４０に
与えらイする消去命令と７フトレジスタ４１〜４３の出
力Ｖ４４〜Ｖ４６の時間関係を第９図にそれぞれ示す。

シフトレジスタ４１の出力Ｖ４４とシフトレジスタ４３
の出力Ｖ４６４オアゲート４７の入力に加えることによ
り出力Ｖ３Ｓｉ得る。

出力Ｖ４８はスイッチ４９をＯＮ　、ＯＦＦする。

スイッチはすべて論理“１″のときＯＮになるＯ端子６
０には電圧Ｖｗｄが与えられている。スイッチ４９がＯ
Ｎとなるとメモリセル５０のソース７に■ｗｄが与えら
れる。シフトレジスタ４２の出力４５はスイッチ６１に
加えらイする０入力端子６２にはメモリセル５０が消去
モードのときはＯボルトか与えられ、非消去モードのと
きには電圧■　が与えられる。シフトレジスタ４１と４
３０）出力４４と４６はアンドゲート６３にも加えられ
、その出力Ｖ６４はスイッチ６５そＯＮ、（Ｊｌ”Ｆす
る〇 入力端子６６には′は圧■、が与えうしてぃＣ。

スイッチ６５がＯＮになるとメモリセル５０のサブスト
レート２３に′電圧■、が与えらイする。このよう（こ
して、第９図Ｖ４Ｂ、’Ｖ４５．Ｖ６４に示すようにメ
モリセル５０のソース７．ゲート１６゜す７−ス）　レ
−）　２３に与えられる電圧の７−ケンスか作らｒＬる
。

〔発明の効果〕

以上説明したごとくこの発明によイ１ば、メモリセル各
端子に与える′市川の７−ダンスをコントロールするこ
と）こより、メモリの部分消去時に非消去メモリセルの
記憶内容を変更するような電圧モーに゛かメモリセルに
寿えられることを防止Ｃき。

した７つ）ってメモリの記憶保持時間の同上か計れるも
のである。

【図面の簡単な説明】

第１図はＭＮ（ＪＳ）ランジスクｏ）Ｂ信置構造、第２
図、第３図は従来の部分消去時に非消去メモリに与えら
、（Ｌる′電圧のタイムチャート、第４図は本発明の原
理を示すＭＮＯＳ　）ランジスタの電圧のタイムチャー
ト、１４４５図は本発明による・騒動方法を実現する駆
動回路の一実施例の構成図、第６図は第５図の回路の各
部の電圧のタイムチャート。 第７図は絹５図の実施例におけるセンサの配列例を示す
構成図、第８図は本発明による駆動方法を実現する駆動
回路の他の実施例の構成図、第９図は第８図の回路の各
部の電圧のタイムチャートラ示す。 ＩＡ・・・ゲート、ＩＦ・・・サブストレート、２・・
・エクスクル−シブオアゲート、８・・・Ｄラッテ、５
０・・・メモリセル、９０・・・メモリＩＣの基板全体
、５３〜５５・・・センサ、４１〜４３・・・／フトレ
ジスタ０ ８１　目 ／Ａ ゝ・θ 垢　２　１’ｌＪ 単　６　肥 ／’− ０゛− ８７図 ８８　図 ８　ｑ　込 ７’Ｍ−「−丁一一 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内

Claims (1)

1. 【特許請求の範囲】 １、共通のサブストレート内に形成された複数の。 それぞれトランジスタからなるメモリセルを有し。 各メモリセルのゲートと該サブストレート間に印加され
   る電圧が第１の極性のときには各メモリセルが書込み状
   態となり、該第１の極性と反対の第２の極性のときには
   各メモリが消去状態となるように各メモリセルが構成さ
   れているメモリにおいて、書込み動作時に、非書込みメ
   モリセルのゲートおよびサブストレートの電位を第１の
   電位に保持した才ま、書込みメモリセルのゲートに第２
   の電位を印加することにより、該書込みメモリセルのゲ
   ートと該サブストレートの間に該第１の極性の第１の電
   位差を形成する＝Ｘの手段と、消去動作時に消去メモリ
   セルのゲートを該第１の電位に保持する第２の手１段と
   、消去動作時に、該サブストレートに第３の電位を印加
   することにより、該消去メモリセルのゲーＩｆ該サブス
   トレート間に該第２の極性の第２の電位差を形成する第
   ３の手段と、該第３の電位の印加時に、非消去メモリセ
   ルのゲートに第４の電位を印加することにより。 の電位差を形成する第４の手段を設けたメモリ。 ２、該第１、第２の電位差は互いに等しく、該第３の電
   位差は０である第１項のメモリ。 ３、共通のサブストレート内に形成された複数の、そｎ
   それトランジスタからなるメモリセルを有し。 各メモリセルのゲートと該サブストレート間に印加され
   る電圧が第１の極性のときには各メモリセルが書込み状
   態となり、該第１の極性と反対の第２の極性のときには
   各メモリセルが消去状態となり、さらに、該書込み状態
   では該メモリセルのソース又はドレインの電位が該ゲー
   トの電位に近い程、各メモリセルに対する書込み動作が
   低速度で仔なわれるようにメモリセルが構成されている
   メモリにおいて、消去すべきメモリセルのゲー）Ｋ第ｌ
   の電位に保持する手段と。 該サブストレートの電圧が第１の電位から、該第１の電
   位に比べて該第１の極性の電位差を有する第２の電位に
   変化し、該消去メモリセルの消去に必要な期間該第２の
   電位を維持し、その後該第１の電位に戻るように、該サ
   ブストレートの　電位を制御する第１の手段と。 非消去メモリセルのゲートの電圧が該第１の電位から該
   第２の電位に変化し、少くとも上記の期間該第２の電位
   を維持し、その後再び該第１の電位に変化するように、
   かつ、該サブストレートの電位に比べて該非消去メモリ
   セルの電位が該第２の極性を有しない値となるように、
   該非消去メモリセルのゲートの部位を制御する第２の手
   段と。 消去動作期間の内、該サブストレートの電位に対して該
   非消去メモリセルのゲートの電位が該第１の極性の電位
   差を有する期間に、該非消去メモリセルのソース又はド
   レインに、該第１の電位に対して該第１の極性の電位差
   を有する電位を印加する第３の手段とを有するメモリ。 ４、該第２の手段、該サブストレートの電位が該第■の
   電位から該第２の電位に変化し始める前に該非消去メモ
   リセルのゲートの電位を該第１の′電位から該第２の電
   位に向けて変化開始させる手段である第３項のメモリ。 ５　該第３の手段は、該非消去メモリセルのゲートの電
   位か該第１から第２の電位に向けて変化開始する前に該
   非消去メモリセルのノース又はドレインの電位を該第１
   から第２の電位に向けて変化開始させる手段である第３
   項又は第４項のメモリ。 ６、該第２の手段は該サブストレートの電位が該第２の
   電位から該第Ｉの電位に戻り始めた後に該非消去メモリ
   セルのゲートの電位を該第２の電位から該第１の恥、位
   に戻し始める手段である第３項のメモリ。 ７、該第３の手段ハ、該非消去メモリセルのゲートの電
   位が該第２の電位から該第ｌの電位へ戻り始めた後に、
   該非選択メモリセルのソース又はドレインの電位を該第
   ２の電位から該第１の電位に戻し始める手段である第３
   　ｄ’、ま第６項のメモリ。