JPS6149460A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPS6149460A JPS6149460A JP59171863A JP17186384A JPS6149460A JP S6149460 A JPS6149460 A JP S6149460A JP 59171863 A JP59171863 A JP 59171863A JP 17186384 A JP17186384 A JP 17186384A JP S6149460 A JPS6149460 A JP S6149460A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法、特に、一つのする。[Detailed description of the invention] Industrial applications The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of manufacturing a semiconductor device.
従来例の構成とその問題点
半導体集積回路において、１１５回路はバイポーラトラ
ンジスタと同一製造工程で作ることができる。従ってＩ
Ｃの集積密度の増大をはかる上でアナログ信号部はバイ
ポーラエＣで、ディジタル信号部はＩＩＬ回路で構成す
ることは非常に有効な方法である。Conventional configuration and its problems In a semiconductor integrated circuit, a 115 circuit can be manufactured in the same manufacturing process as a bipolar transistor. Therefore I
In order to increase the integration density of C, it is very effective to configure the analog signal section with bipolar E-C and the digital signal section with IIL circuit.
まず、従来のバイポーラＩＣとＩＩＬ回路を同一シリコ
ン基板上に製作する場合の製造工程を第１図を参照して
説明する。以下の（Ａ）〜（５）の各項は第１図（Ａ）
〜（６）の工程図に対応する。First, the manufacturing process for manufacturing a conventional bipolar IC and an IIL circuit on the same silicon substrate will be explained with reference to FIG. Each of the following items (A) to (5) is shown in Figure 1 (A).
This corresponds to the process diagram of ~(6).
（Ａ） Ｐ型シリコン基板１に砒素あるいはアンチモ
ンの熱拡散やイオン注入によシ埋込層２を形成する。(A) A buried layer 2 is formed on a P-type silicon substrate 1 by thermal diffusion or ion implantation of arsenic or antimony.
（Ｂ）Ｓｉ基板１上の全域にｎ型の単結晶エピタキシャ
ル層３を成長させる。(B) An n-type single crystal epitaxial layer 3 is grown over the entire area on the Si substrate 1.
（Ｃ） 上記ｎ型単結晶層の一部分にＮ＋拡散により
Ｎ−ウエル領域４を形成する。(C) An N- well region 4 is formed in a portion of the n-type single crystal layer by N+ diffusion.
■） トランジスタ相互間、あるいはダイオード、抵抗
等の島領域との分離、そしてＩＩＬとの分離のためにボ
ロンなどによりＰ′″型の分離拡散領域５をシリコン基
板１に到達する深さに行なう。(2) A P''' type isolation diffusion region 5 is formed with boron or the like to a depth that reaches the silicon substrate 1 for isolation between transistors or from island regions such as diodes and resistors, and for isolation from IIL.
これによシ分離された島領域６−１．６−２を形成する
。この場合、島領域６−１にはＩＩＬ素子を、島領域６
−２にはバイポーラトランジスタを形成する予定領域で
ある。This forms isolated island regions 6-1 and 6-2. In this case, an IIL element is provided in the island region 6-1, and an IIL element is provided in the island region 6-1.
-2 is an area where a bipolar transistor is to be formed.
（Ｅ）次にトランジヌタのコレクタ抵抗あるいはＩＩＬ
素子のエミッタ抵抗の低下等の効果を生むためにＮ＋型
型数散層７Ｎ＋＋埋込層２に到達するように拡散する。(E) Next, the transistor collector resistance or IIL
In order to produce effects such as lowering the emitter resistance of the device, the N+ type scattering layer 7 is diffused so as to reach the N++ buried layer 2.
これは一般にコレクタウオールと呼ばれる。This is commonly called collectaol.
り）熱拡散やイオン注入法を使って島領域６−１゜６−
２内に、各々、Ｐ型拡散層として、ＩＩＬ素子のインジ
ェクタ８−１．ＮＩＬ素子の縦型ＮＰＮ ）ラン゛ジヌ
タのベース８−２．バイポーラトランジスタのベース８
−３をそれぞれ形成する。インジェクタ８−１はＮ型島
領域６−１をベース、Ｐ型拡散層８−２をコレクタとす
るＰＮＰ トランジスタのエミッタに相当する。ri) Island region 6-1゜6- using thermal diffusion or ion implantation method
2, each injector 8-1.2 of the IIL element serves as a P-type diffusion layer. NIL element vertical NPN) base of the transistor 8-2. Bipolar transistor base 8
-3 respectively. The injector 8-1 corresponds to the emitter of a PNP transistor having the N-type island region 6-1 as a base and the P-type diffusion layer 8-2 as a collector.
（Ｇ） 次いで、リン又は砒素を用いて「型拡散層と
して、バイポーラトランジスタのエミッタ９−１、ＩＩ
Ｌ素子の縦型ＮＰＮ ｌ−ランジスタのコレクタ９−２
．９−３を、それぞれ、形成する。(G) Next, phosphorus or arsenic is used to form the emitter 9-1, II of the bipolar transistor as a type diffusion layer.
Collector 9-2 of vertical NPN l-transistor with L element
．． 9-3, respectively.
ＩＩＬ素子における縦型ＮＰＮトランジスタは島領域６
−１をエミッタＰ型拡散層８−２をベース、「型拡散層
９−２．ならびに同９−３をそれぞれコレクタとする構
造であり、この構造は通常のバイポーラトランジスタの
コレクタ。The vertical NPN transistor in the IIL element has an island region 6
-1 has a structure in which the emitter P-type diffusion layer 8-2 is the base and the "type diffusion layers 9-2 and 9-3 are the collectors, respectively. This structure is the collector of a normal bipolar transistor.
エミッタを逆にしたものとなる。It is an inverted emitter.
（６） しかる後、シリコン酸化膜１０を全域に設けた
のち、同シリコン酸化膜１ｏの必要な箇所にコンタクト
窓を開けてアルシミニウム電甑１１を形成する。(6) Thereafter, a silicon oxide film 10 is provided over the entire area, and then contact windows are opened at necessary locations in the silicon oxide film 1o to form an aluminum electric pot 11.
ところで、ＩＩＬ素子はエビタキンヤｌｖ層３をエミッ
タとしているだめに注入効率が低く、電流増幅率βが小
さい。そこで、ＩＩＬ素子領域のみにＮ−ウェル層４を
形成し、ＩＩＩ、素子の縦型ＮＰＮトランジスタのベー
ス層の不純物濃度を下げ、βを上げている。By the way, since the IIL element uses the Evita Kinya lv layer 3 as an emitter, the injection efficiency is low and the current amplification factor β is small. Therefore, the N-well layer 4 is formed only in the IIL element region, the impurity concentration of the base layer of the vertical NPN transistor of the III element is lowered, and β is increased.
しかしながらこの方法では、Ｎ−ウェル層４を形成する
工程が増えることの他に、このＮ−ウェル層４をイオン
注入法で形成すれば、欠陥が発生しやすいという欠点も
ある。However, this method has the drawback that not only does the number of steps for forming the N-well layer 4 increase, but also that defects are likely to occur if the N-well layer 4 is formed by ion implantation.
発明の目的
本発明はかかる欠点を改善すべく、イオン注入法を使い
、不純物濃度の異なる領域を同時に形成することにより
、半導体装置たとえばＩＩＬ集積回路のより簡便な製造
方法を提供することを目的とする。Purpose of the Invention In order to improve the above-mentioned drawbacks, the present invention aims to provide a simpler manufacturing method for semiconductor devices, such as IIL integrated circuits, by simultaneously forming regions with different impurity concentrations using an ion implantation method. do.
発明の構成
上記目的を達成するために、本発明は、ＩＩＬ素子、パ
イポーラトランジスタ共存型集積回路の製造工程ておい
て、ＩＩＬ素子のインジェクタと縦型Ｎ Ｐ Ｎ ）
ランジヌタのベース及ヒｙ＜イホーｙトランジスタのベ
ースをイオン注入法を用いて、異雇った不純物濃度とな
るように同時に形成する工程をそなえたものであり、こ
れにより、ＩＩＬ素子の電流増幅率βの向上と製造性の
改善とが一挙に実現できる。Structure of the Invention In order to achieve the above object, the present invention provides an injector of an IIL element and a vertical type N P N
It has a step of simultaneously forming the base of the transistor and the base of the transistor using an ion implantation method so that they have different impurity concentrations, thereby increasing the current amplification factor β of the IIL element. Improvements in performance and manufacturability can be achieved all at once.
実施例の説明
以下実施例について第２図（Ａ）〜（Ｇ）の工程順断面
図を用いて具体的に説明する。以下の説明で（λ）〜（
Ｇ＞の各項は同図の（人）〜（Ｇ）の各工程に対応して
いる。DESCRIPTION OF EMBODIMENTS Examples will be specifically described below using step-by-step sectional views of FIGS. 2(A) to 2(G). In the following explanation, (λ) ~ (
Each term of G> corresponds to each process of (person) to (G) in the figure.
なお、第２図において、第１図と同じものは同じ記号を
用いている。In FIG. 2, the same symbols are used for the same parts as in FIG. 1.
ンを用いて熱拡散やイオン注入によりＮ゛型嶽抗層２を
形成する。The N-type resistive layer 2 is formed by thermal diffusion or ion implantation using a metal.
（Ｂ） 上記基板１にＮ型のエビタキンヤル層３を形
成する。(B) Form an N-type Evita core layer 3 on the substrate 1.
（Ｃ）トランジスタ相互間あるいはダイオード、抵抗等
の島領域との分離、そしてＩＩＬとの分離のため、ボロ
ン等によりＰ“型の分離拡散層５をＰ型基板１に到達す
る深さに形成し、こｎによリ、分離されたＮ型の島領域
６−１．６−２をそれぞれ形成する。(C) A P" type isolation diffusion layer 5 is formed with boron or the like to a depth that reaches the P type substrate 1 for isolation between transistors or from island regions such as diodes and resistors, and for isolation from IIL. , thereby forming separated N-type island regions 6-1 and 6-2, respectively.
■）高濃度のＮ型層であるコレクタウオール７を、リン
等を用いて熱拡散やイオン注入によって、ｎ４型埋込層
２に到達するように形成する。(2) Collector all 7, which is a highly concentrated N-type layer, is formed using phosphorus or the like by thermal diffusion or ion implantation so as to reach the N4-type buried layer 2.
α） 次に島ｆｉ域６−１．６−２にイオン注入法を
用いてボロンイオンを注入し、次に一方の島領域６−１
の上面をマスクして、他方の島領域ら−２にもう一度ポ
ロンイオンを注入し、ＩＩＬ素子のインジェクタ８−１
．ＩＩＬ素子の逆型ＮＰＮ トランジスタのベー７８−
２及びそれらよシもＰ型不純物濃度の高いバイポーラト
ランジスタのベース８−３を一挙に形成する。このとき
、島領域６−１０上面に設けたマスクは二度目のイオン
注入を防止するためのものである。α) Next, boron ions are implanted into the island fi region 6-1, 6-2 using an ion implantation method, and then one of the island regions 6-1
Masking the upper surface of the injector 8-1 of the IIL element, poron ions are implanted once again into the other island region et al.-2.
．． IIL element inverted NPN transistor base 78-
2 and the base 8-3 of a bipolar transistor having a higher concentration of P-type impurities are formed all at once. At this time, the mask provided on the top surface of the island region 6-10 is for preventing the second ion implantation.
（Ｆ）シかるのち、リンあるいは砒素を用いて熱拡散や
イオン注入によりＮ＋層を作る。それによって、バイポ
ーラトランジスタのエミッタ９−１゜ＩＩＬ素子の縦型
ＮＰＮ トランジスタのコレクタ９−２．同９−３を形
成する。また、コレクタウオー／Ｉ／７は必要ない場合
もあるので、Ｎ“型拡散によりトランジスタのコレクタ
コンタクト９−４およびＩＩＬ素子のエミッタコンタク
ト９−５もこの工程で同時に形成する。(F) After heating, an N+ layer is formed by thermal diffusion or ion implantation using phosphorus or arsenic. Thereby, the emitter of the bipolar transistor 9-1.degree., the collector of the vertical NPN transistor of the IIL element 9-2. Form 9-3. Further, since the collector O/I/7 may not be necessary, the collector contact 9-4 of the transistor and the emitter contact 9-5 of the IIL element are also formed at the same time in this step by N" type diffusion.
ρ） しかる後に、７リコン酸化膜ＳｉＯ□１０にを形
成し、さらに、これ必要な箇所にコンタクト窓を開けて
アルミニウム電極１１を形成する。ρ) Thereafter, a silicon oxide film SiO□ 10 is formed, contact windows are opened at necessary locations, and aluminum electrodes 11 are formed.
以上の方法により、ＩＩＬ素子の縦型ＮＰＮトランンヌ
タのベースは不純物濃度を低くシ、バイポーラトランジ
スタのベースはそれよシネ鈍物濃度を高くなるように、
作ることができ、ＩＩＬ素子の電流増幅率βを大きくす
ることができるとともにバイポーラトランジスタの耐圧
も十分に確保することができる。By the above method, the base of the vertical NPN transistor of the IIL element has a low impurity concentration, and the base of the bipolar transistor has a high cine impurity concentration.
The current amplification factor β of the IIL element can be increased, and the withstand voltage of the bipolar transistor can also be sufficiently ensured.
発明の効果
本発明によれば、従来法よりも少ない工程で、簡便に、
電流増幅率の高いＩＩＬ素子と通常のバイポーラトラン
ジスタの一体化形成を実現することができ、製造工程の
簡略化、短期化という点で大きな効果がある。Effects of the Invention According to the present invention, the process can be easily carried out with fewer steps than the conventional method.
It is possible to realize the integrated formation of an IIL element with a high current amplification factor and a normal bipolar transistor, which has a great effect in terms of simplifying and shortening the manufacturing process.
第１図（Ａ）〜（６）は従来法の製造工程順断面図、第
２図（Ａ）〜（Ｇ）は本発明の一実施例工程順断面図で
ある。
１・・・・・・ｐ−３ｉ基板、２・・・・・ｎ“埋込層
、 ３・・・・・ｎ５工ピタキシヤル層、４・・・・・
ｎ−ウニｌＶＦｍ、５・・・・・・ｐアインレーション
Ｗ、６−１・川・・ｎ型Ｆｊｔ、６−２ ・・・・ｎ型
層、了・・・・・・ｎ″型コレクタウオール層、８・・
−・・Ｐ型拡散層、８−１・・ Ｐ型ＩＩＬ素子のイン
ジェクタ、８−２・・・・Ｐ型ｒＬ素子の縦５ＮＰＮｌ
−ランジスタのベース、８−３ ・・・バイポーラトラ
ンジスタのベース、９−１ 山・・バイポーラトランジ
スタのエミッタ、９−２−・・・・・ＩＩＬｌｏ・・・
・ンリコン酸化膜、１１・・・・・アルミニウム電極。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
第１図
第２図
第２図FIGS. 1A to 6 are cross-sectional views in the order of manufacturing steps of a conventional method, and FIGS. 2A to 2G are cross-sectional views in the order of steps of an embodiment of the present invention. 1...P-3i substrate, 2...N" buried layer, 3...N5 pitaxial layer, 4...
n-uni lVFm, 5... p inlation W, 6-1... n-type Fjt, 6-2... n-type layer, end... n''-type collector Wall layer, 8...
-... P-type diffusion layer, 8-1... Injector of P-type IIL element, 8-2... Vertical 5NPNl of P-type rL element
-Base of transistor, 8-3...Base of bipolar transistor, 9-1 Mountain...Emitter of bipolar transistor, 9-2-...IILlo...
・Licon oxide film, 11...aluminum electrode. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
Figure 1 Figure 2 Figure 2
Claims (1)
択的に形成したのち、全域に逆導電型のエピタキシャル
層を形成する工程と、この半導体層を分離して第１、第
２の島領域を形成する工程と、前記第１の島領域にＩＩ
Ｌ素子のインジェクタ及び縦型ＮＰＮトランジスタのベ
ースおよび前記第２の島領域にバイポーラトランジスタ
のベースを形成するための不純物イオンを注入した後に
、前記第２の島領域の前記バイポーラトランジスタのベ
ースを形成するための不純物イオンを追加注入する工程
と、前記縦型ＮＰＮトランジスタのベース内および前記
バイポーラトランジスタのベース内にそれぞれ前記ＩＩ
Ｌ素子のコレクタおよび前記バイポーラトランジスタの
エミッタを同時形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。After selectively forming a buried layer of the opposite conductivity type on a semiconductor substrate having one conductivity type, forming an epitaxial layer of the opposite conductivity type over the entire area, and separating this semiconductor layer to form a first and a second buried layer. forming an island region in the first island region;
After implanting impurity ions to form the base of the bipolar transistor in the injector of the L element, the base of the vertical NPN transistor, and the second island region, the base of the bipolar transistor in the second island region is formed. a step of additionally implanting impurity ions into the base of the vertical NPN transistor and the base of the bipolar transistor, respectively.
A method of manufacturing a semiconductor device, comprising the step of simultaneously forming a collector of an L element and an emitter of the bipolar transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171863A JPS6149460A (en) | 1984-08-17 | 1984-08-17 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171863A JPS6149460A (en) | 1984-08-17 | 1984-08-17 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6149460A true JPS6149460A (en) | 1986-03-11 |
Family
ID=15931180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171863A Pending JPS6149460A (en) | 1984-08-17 | 1984-08-17 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149460A (en) |
-
1984
- 1984-08-17 JP JP59171863A patent/JPS6149460A/en active Pending
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