JPS6142588U - メモリ制御回路 - Google Patents

メモリ制御回路

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JPS6142588U
JPS6142588U JP12837884U JP12837884U JPS6142588U JP S6142588 U JPS6142588 U JP S6142588U JP 12837884 U JP12837884 U JP 12837884U JP 12837884 U JP12837884 U JP 12837884U JP S6142588 U JPS6142588 U JP S6142588U
Authority
JP
Japan
Prior art keywords
signal
cpu
circuit
display
memory
Prior art date
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Pending
Application number
JP12837884U
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English (en)
Inventor
和佳 田中
孝一 田岸
Original Assignee
日本電気ホームエレクトロニクス株式会社
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本著案の一実施例の回路図、第２図お古び第３
図は第１図の回路の動作説明のための主要箇所の信号の
タイミングチャート、第４図は表示システムの一般的構
成図、第５図はダイナミツクＲＡＭの説明のための信号
のタイミングチャー“トである。 Ｔ４・・・・・・ウェイトゲート信号Ｃの入力端子、Ｔ
３・・・・・・ＣＰＵのクロツク信号Ｇの入力端子、Ｔ
１・・・・・−ＣＰＵのクロツク信号のＮ倍の周波−数
のクロツク信号Ｆの入力端子、４・・・・・・ウェイト
信号を発生する回路、Ｔ２・・・・・・ＣＰＵからのメ
モリ要求信号Ｈの入力端子、Ｉｉ （ ｉ ＝＝ １又
は２）・・・・・・判断基準信号、２・・・・・・判断
基準信号を発生する回路、５・・・・・・比較回路、Ｔ
７，Ｔ８・・・・・・他から供給されるゲート信号の入
力端子、６，７・・・・・・選択回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. ＣＲＴディスプレイのダイーナミツクＲＡＭからなる表
    示メモリを相互に非同期なクロツク信号で動作する表示
    側とＣＰＵとでウェイト方式によって使用する場合のメ
    モリ制御回路であって、表示期間の開始の表示メモリの
    １アクセスサイクルよりやや長い期間前に設定したウェ
    イトゲート信号とｃｐｕのＮ倍の周波数のクロツク信号
    とによりウェイト信号を発生する回路と、ＣＰＵからの
    メモリ要求発生時のＣＰＵのメモリリードライトサイク
    ルの適当な中間点で判断基準信号を発生する回路と、こ
    の判断基準信号と前記ウェイト信萼との前後関係を示す
    信号を発生する比較回路と、この比較回路からの出力信
    号レベルに基すき前記判断基準信号により簡始し他から
    供給されるゲート信号によって終了するＣＰＵによるア
    クセスのためのＲＡＳおよびＣＡＳ信号を出力するかま
    たは表示側によるアクセスのためのＲＡＳおよびＣＡＳ
    信号を出力する選択回路とを備えたことを特徴とするメ
    モリ制御回路。
JP12837884U 1984-08-24 1984-08-24 メモリ制御回路 Pending JPS6142588U (ja)

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JPS6142588U true JPS6142588U (ja) 1986-03-19

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