JPS6141292Y2 - - Google Patents
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- Publication number
- JPS6141292Y2 JPS6141292Y2 JP14187581U JP14187581U JPS6141292Y2 JP S6141292 Y2 JPS6141292 Y2 JP S6141292Y2 JP 14187581 U JP14187581 U JP 14187581U JP 14187581 U JP14187581 U JP 14187581U JP S6141292 Y2 JPS6141292 Y2 JP S6141292Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- drain
- gate
- output
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000002131 composite material Substances 0.000 claims description 14
- 230000005669 field effect Effects 0.000 claims description 13
- 239000008186 active pharmaceutical agent Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【考案の詳細な説明】
この考案は、電源利用率の高いトランジスタ複
合回路に関する。
合回路に関する。
従来、バイポーラトランジスタの複合回路にお
いてNPN型トランジスタとPNP型トランジスタ
とを組合せたいわゆるコンプリメンタリ回路が提
案されているが、バイアス回路がなかなか複雑で
ある。
いてNPN型トランジスタとPNP型トランジスタ
とを組合せたいわゆるコンプリメンタリ回路が提
案されているが、バイアス回路がなかなか複雑で
ある。
この考案は、一極性のバイアスで足りる電源利
用率が高いトランジスタ複合回路を提供すること
を目的とするものである。
用率が高いトランジスタ複合回路を提供すること
を目的とするものである。
この考案によるトランジスタ複合回路は、チヤ
ンネルの導電型が互いに反対な入力用及び出力用
の電界効果トランジスタをその主電流路が直列に
なるように各ソースを互いに接続するとともに前
記出力用トランジスタのゲートを前記入力用トラ
ンジスタのドレインに直接接続し、前記入力用ト
ランジスタのゲート、ドレイン、および前記出力
用トランジスタのドレインをそれぞれ等価的にゲ
ート、ソース、およびドレインとして用いるよう
に構成したものである。
ンネルの導電型が互いに反対な入力用及び出力用
の電界効果トランジスタをその主電流路が直列に
なるように各ソースを互いに接続するとともに前
記出力用トランジスタのゲートを前記入力用トラ
ンジスタのドレインに直接接続し、前記入力用ト
ランジスタのゲート、ドレイン、および前記出力
用トランジスタのドレインをそれぞれ等価的にゲ
ート、ソース、およびドレインとして用いるよう
に構成したものである。
以下、添付図面を参照してこの考案を詳述す
る。
る。
第１図は、この考案の実施例によるトランジス
タ複合回路を示すもので、入力用トランジスタ
Q1は第２図ａに示すような飽和出力特性をもつ
横型接合電界効果トランジスタであり、出力用ト
ランジスタQ2は第２図ｂに示すような飽和出力
特性をもつ横型接合電界効果トランジスタであ
る。第２図においてＶDS，ＩDSは、それぞれドレ
イン−ソース間電圧、ドレイン−ソース間電流を
示す。なお、トランジスタQ1，Q2は絶縁ゲート
型電界効果トランジスタでも、縦型接合電界効果
トランジスタでもよい。
タ複合回路を示すもので、入力用トランジスタ
Q1は第２図ａに示すような飽和出力特性をもつ
横型接合電界効果トランジスタであり、出力用ト
ランジスタQ2は第２図ｂに示すような飽和出力
特性をもつ横型接合電界効果トランジスタであ
る。第２図においてＶDS，ＩDSは、それぞれドレ
イン−ソース間電圧、ドレイン−ソース間電流を
示す。なお、トランジスタQ1，Q2は絶縁ゲート
型電界効果トランジスタでも、縦型接合電界効果
トランジスタでもよい。
トランジスタQ1，Q2を図示の如くトランジス
タQ2のソースS2をトランジスタQ1のソースS1
に、またトランジスタQ2のゲートG2をトランジ
スタQ1のドレインD1にそれぞれ直結し、トラン
ジスタQ2のドレインD2、トランジスタQ1のドレ
インD1、トランジスタQ1のゲートG1をそれぞれ
全体としてのドレイン、ソース、ゲートに対応さ
せると、第３図に示すような合成出力特性ｂを得
ることができる。ここで、ＶDS，ＩDSはそれぞ
れ、ドレイン−ソース間電圧、ドレイン−ソース
間電流を示す。
タQ2のソースS2をトランジスタQ1のソースS1
に、またトランジスタQ2のゲートG2をトランジ
スタQ1のドレインD1にそれぞれ直結し、トラン
ジスタQ2のドレインD2、トランジスタQ1のドレ
インD1、トランジスタQ1のゲートG1をそれぞれ
全体としてのドレイン、ソース、ゲートに対応さ
せると、第３図に示すような合成出力特性ｂを得
ることができる。ここで、ＶDS，ＩDSはそれぞ
れ、ドレイン−ソース間電圧、ドレイン−ソース
間電流を示す。
第３図には出力特性ｂとともにゲート−ソース
電圧ＶGS対ドレイン−ソース電流ＩDS特性ａも示
してあり、これから明らかなように、特性ａは出
力特性ｂと同一極性の座標系に描くことができ
る。すなわち、第１図の回路は、ドレイン−ソー
ス間電圧ＶDSとドレイン−ソース間電流ＩDSの極
性に等しい正の極性のカツトオフ電圧ＶGSOを有
するものである。従つて、第１図の回路を動作状
態におくためには１つの電源で動作電位ないしバ
イアス電位を与えれば足りるので、回路構成が極
めて簡単になり電源利用率が向上する。
電圧ＶGS対ドレイン−ソース電流ＩDS特性ａも示
してあり、これから明らかなように、特性ａは出
力特性ｂと同一極性の座標系に描くことができ
る。すなわち、第１図の回路は、ドレイン−ソー
ス間電圧ＶDSとドレイン−ソース間電流ＩDSの極
性に等しい正の極性のカツトオフ電圧ＶGSOを有
するものである。従つて、第１図の回路を動作状
態におくためには１つの電源で動作電位ないしバ
イアス電位を与えれば足りるので、回路構成が極
めて簡単になり電源利用率が向上する。
さらに、この合成回路においては、トランジス
タQ2の耐圧が、合成回路の耐圧に、トランジス
タQ1の出力特性が合成回路の出力特性に大きく
寄与するので、トランジスタQ2としては、耐圧
の大きなものをトランジスタQ1としては、出力
特性の良好なものを選択すれば、合成回路として
は、高耐圧の出力特性の良好なものが得られる。
タQ2の耐圧が、合成回路の耐圧に、トランジス
タQ1の出力特性が合成回路の出力特性に大きく
寄与するので、トランジスタQ2としては、耐圧
の大きなものをトランジスタQ1としては、出力
特性の良好なものを選択すれば、合成回路として
は、高耐圧の出力特性の良好なものが得られる。
第１図の回路は、個別素子の結線により構成し
うるのみならず、公知の各種集積回路技術により
一体化構造として実現できる。なお、第１図の回
路においてトランジスタQ1とトランジスタQ2の
導電型を図示のものとは逆にしてもこの考案を実
施しうることは勿論である。
うるのみならず、公知の各種集積回路技術により
一体化構造として実現できる。なお、第１図の回
路においてトランジスタQ1とトランジスタQ2の
導電型を図示のものとは逆にしてもこの考案を実
施しうることは勿論である。
以上のようにこの考案のトランジスタ複合回路
はチヤンネルの導電型が互いに反対な入力用及び
出力用の電界効果トランジスタをその主電流路が
直列になるように各ソースを互いに接続するとと
もに前記出力用トランジスタのゲートを前記入力
用トランジスタのドレインに直接接続し、前記入
力用トランジスタのゲート、ソース、および前記
出力用トランジスタのドレインをそれぞれ等価的
にゲート、ソース、およびドレインとして用いた
もので、従来の電界効果トランジスタの如く負バ
イアスを考慮した複雑な回路構成にて使用する必
要がなく、一極性のバイアスで足り、電源利用率
が高く、あたかもバイポーラトランジスタと同様
の感覚で使用できかつ電界効果トランジスタ特性
を有する素子を実現できるという顕著な効果を奏
する。
はチヤンネルの導電型が互いに反対な入力用及び
出力用の電界効果トランジスタをその主電流路が
直列になるように各ソースを互いに接続するとと
もに前記出力用トランジスタのゲートを前記入力
用トランジスタのドレインに直接接続し、前記入
力用トランジスタのゲート、ソース、および前記
出力用トランジスタのドレインをそれぞれ等価的
にゲート、ソース、およびドレインとして用いた
もので、従来の電界効果トランジスタの如く負バ
イアスを考慮した複雑な回路構成にて使用する必
要がなく、一極性のバイアスで足り、電源利用率
が高く、あたかもバイポーラトランジスタと同様
の感覚で使用できかつ電界効果トランジスタ特性
を有する素子を実現できるという顕著な効果を奏
する。
第１図は、この考案によるトランジスタ複合回
路を示す結線図、第２図は、第１図の回路に用い
るトランジスタのそれぞれ出力特性図、第３図
は、第１図の回路の合成出力特性図である。 Q1……ｐチヤンネル電界効果トランジスタ、
Q2……ｎチヤンネル電界効果トランジスタ。
路を示す結線図、第２図は、第１図の回路に用い
るトランジスタのそれぞれ出力特性図、第３図
は、第１図の回路の合成出力特性図である。 Q1……ｐチヤンネル電界効果トランジスタ、
Q2……ｎチヤンネル電界効果トランジスタ。
Claims (1)
- チヤンネルの導電型が互いに反対な入力用及び
出力用の電界効果トランジスタをその主電流路が
直列になるように各ソースを互いに接続するとと
もに前記出力用トランジスタのゲートを前記入力
用トランジスタのドレインに直接接続し、前記入
力用トランジスタのゲート、ドレインおよび前記
出力用トランジスタのドレインをそれぞれ等価的
にゲート、ソース、およびドレインとして用いる
ことを特徴とするトランジスタ複合回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14187581U JPS6141292Y2 (ja) | 1981-09-24 | 1981-09-24 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14187581U JPS6141292Y2 (ja) | 1981-09-24 | 1981-09-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5778114U JPS5778114U (ja) | 1982-05-14 |
| JPS6141292Y2 true JPS6141292Y2 (ja) | 1986-11-25 |
Family
ID=29501705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14187581U Expired JPS6141292Y2 (ja) | 1981-09-24 | 1981-09-24 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6141292Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6504433B1 (en) * | 2000-09-15 | 2003-01-07 | Atheros Communications, Inc. | CMOS transceiver having an integrated power amplifier |
-
1981
- 1981-09-24 JP JP14187581U patent/JPS6141292Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5778114U (ja) | 1982-05-14 |
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