JPS6141022B2 - - Google Patents
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- Publication number
- JPS6141022B2 JPS6141022B2 JP58076511A JP7651183A JPS6141022B2 JP S6141022 B2 JPS6141022 B2 JP S6141022B2 JP 58076511 A JP58076511 A JP 58076511A JP 7651183 A JP7651183 A JP 7651183A JP S6141022 B2 JPS6141022 B2 JP S6141022B2
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- JP
- Japan
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- address
- address translation
- translation buffer
- virtual memory
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000007246 mechanism Effects 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 description 6
- 101001138022 Homo sapiens La-related protein 1 Proteins 0.000 description 4
- 102100020859 La-related protein 1 Human genes 0.000 description 4
- 241000079527 Ziziphus spina-christi Species 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
複数の仮想メモリ空間を有するデータ処理シス
テムにおいて、複数の仮想メモリ空間に関する動
的アドレス変換を行うための、アドレス変換バツ
フアの制御方式に関するものである。
テムにおいて、複数の仮想メモリ空間に関する動
的アドレス変換を行うための、アドレス変換バツ
フアの制御方式に関するものである。
(b) 技術の背景
仮想メモリ空間から実メモリ空間へのアドレス
変換を動的に行う動的アドレス変換（以下DAT
という）機構の最近の技術動向を見ると、一般に
はセグメント空間、ベージ空間を持つ仮想メモリ
空間が知られており、この場合のDATはセグメ
ント変換、ページ変換の２段階のアドレス変換を
行う必要があり、メモリアクセスの度に、この２
段階のDATを行つていると、アドレス変換の為
の処理時間が増加する。その為、データ処理装置
内に、例えば128〜256語程度のアドレス変換バツ
フアを設け、一度前記２段階のDATを行うと、
その時の論理アドレスと実アドレスとを１対１対
応で上記アドレス変換バツフアに蓄積しておき、
以後のDATはこのアドレス変換バツフアを用い
て行い、DATの処理時間の短縮化を図る様にし
ている。勿論、このアドレス変換バツフアに必要
な論理アドレス―実アドレスの対応データが無け
れば、上記２段階のDATを行つて実アドレスを
得ることになる。
変換を動的に行う動的アドレス変換（以下DAT
という）機構の最近の技術動向を見ると、一般に
はセグメント空間、ベージ空間を持つ仮想メモリ
空間が知られており、この場合のDATはセグメ
ント変換、ページ変換の２段階のアドレス変換を
行う必要があり、メモリアクセスの度に、この２
段階のDATを行つていると、アドレス変換の為
の処理時間が増加する。その為、データ処理装置
内に、例えば128〜256語程度のアドレス変換バツ
フアを設け、一度前記２段階のDATを行うと、
その時の論理アドレスと実アドレスとを１対１対
応で上記アドレス変換バツフアに蓄積しておき、
以後のDATはこのアドレス変換バツフアを用い
て行い、DATの処理時間の短縮化を図る様にし
ている。勿論、このアドレス変換バツフアに必要
な論理アドレス―実アドレスの対応データが無け
れば、上記２段階のDATを行つて実アドレスを
得ることになる。
この方法は、一般にプログラム実行時のアドレ
ス分布が、ある限られたアドレス空間に限定され
ることが多いと云う、アドレス分布の局所性に着
目して考えだされたものである。
ス分布が、ある限られたアドレス空間に限定され
ることが多いと云う、アドレス分布の局所性に着
目して考えだされたものである。
この様なアドレス変換バツフアを用いてDAT
を、複数の仮想メモリ空間を持つシステムに適用
する場合、アドレス変換バツフアを有効に使うた
めに、現在処理実行中の仮想メモリ空間を識別す
る空間識別子を用意し、前述の２段階のDATを
行つた時、アドレス変換バツフアの該エントリー
に、前述の空間識別子も一緒に登録しておき、ア
ドレス変換バツフアを参照する時、別途設けられ
ている現在処理実行中の空間識別子を保持するレ
ジスタの内容とアドレス変換バツフアの前記空間
識別子とを比較して、該参照したエントリーが現
在処理実行中の仮想メモリ空間に有効なエントリ
ーであるかどうかを決定する方式がとられてい
る。
を、複数の仮想メモリ空間を持つシステムに適用
する場合、アドレス変換バツフアを有効に使うた
めに、現在処理実行中の仮想メモリ空間を識別す
る空間識別子を用意し、前述の２段階のDATを
行つた時、アドレス変換バツフアの該エントリー
に、前述の空間識別子も一緒に登録しておき、ア
ドレス変換バツフアを参照する時、別途設けられ
ている現在処理実行中の空間識別子を保持するレ
ジスタの内容とアドレス変換バツフアの前記空間
識別子とを比較して、該参照したエントリーが現
在処理実行中の仮想メモリ空間に有効なエントリ
ーであるかどうかを決定する方式がとられてい
る。
この様なアドレス変換バツフア機構を有するデ
ータ処理システムにおいて、関連機構の一部に障
害が発生した時、或いは試験・調整時等には、こ
のアドレス変換バツフア機構を全面的に無効化し
たいことがあり、効率的な無効化方法の提供が望
まれていた。
ータ処理システムにおいて、関連機構の一部に障
害が発生した時、或いは試験・調整時等には、こ
のアドレス変換バツフア機構を全面的に無効化し
たいことがあり、効率的な無効化方法の提供が望
まれていた。
(c) 従来技術と問題点
複数の仮想メモリ空間を有するデータ処理シス
テムであつて、アドレス変換バツフアを用いて
DATを行う場合、このアドレス変換バツフア機
構の一部等に障害が発生した時等の、前記アドレ
ス変換バツフア機構の無効化手段として、障害が
検出されたときはアドレス変換バツフアノンヒツ
トする方法や、特別なモードを設けて無効化を図
る方法等があるが、前者の方法では障害検出毎に
エラー処理を行つてしまい、システム全体の処理
能力が大きく低下する恐れがあり、後者の方法で
は、モード用のハードウエアを別に設けなくては
ならず、特にLSI化を考えた場合、信号線の増加
等の問題があつた。
テムであつて、アドレス変換バツフアを用いて
DATを行う場合、このアドレス変換バツフア機
構の一部等に障害が発生した時等の、前記アドレ
ス変換バツフア機構の無効化手段として、障害が
検出されたときはアドレス変換バツフアノンヒツ
トする方法や、特別なモードを設けて無効化を図
る方法等があるが、前者の方法では障害検出毎に
エラー処理を行つてしまい、システム全体の処理
能力が大きく低下する恐れがあり、後者の方法で
は、モード用のハードウエアを別に設けなくては
ならず、特にLSI化を考えた場合、信号線の増加
等の問題があつた。
(d) 発明の目的
本発明は上記従来の欠点に鑑み、アドレス変換
バツフアを用いてDATを行う機構を有するデー
タ処理システムにおいて、上記アドレス変換バツ
フア機構を無効化するのに、特別なモードを設け
る必要のない方式を提供することを目的とするも
のである。
バツフアを用いてDATを行う機構を有するデー
タ処理システムにおいて、上記アドレス変換バツ
フア機構を無効化するのに、特別なモードを設け
る必要のない方式を提供することを目的とするも
のである。
(e) 発明の構成
そしてこの目的は、本発明によれば複数の仮想
メモリ空間に関する、動的アドレス変換を行うた
めのアドレス変換バツフア構を有するデータ処理
システムにおいて、現在処理実行中の仮想メモリ
空間を識別する識別子レジスタの値が特定値であ
ることを検出する検出回路を設け、該検出回路が
前記特定値を検出した時、前記アドレス変換バツ
フア機構を無効化する様に制御する方法を提供す
ることによつて達成される。
メモリ空間に関する、動的アドレス変換を行うた
めのアドレス変換バツフア構を有するデータ処理
システムにおいて、現在処理実行中の仮想メモリ
空間を識別する識別子レジスタの値が特定値であ
ることを検出する検出回路を設け、該検出回路が
前記特定値を検出した時、前記アドレス変換バツ
フア機構を無効化する様に制御する方法を提供す
ることによつて達成される。
(f) 発明の実施例
以下本発明を図面によつて詳述する。図がアド
レス変換バツフア機構に本発明を実施した１例を
示す図である。
レス変換バツフア機構に本発明を実施した１例を
示す図である。
図面において、１が論理アドレスレジスタ
LAR、２がアドレス変換バツフアTLB、３が本
発明に関連する空間識別子レジスタSIDR、４が
本発明の実施に必要な特定値検出回路DET、
５，６が比較回路Ｃ、７が論理積回路、８が否定
回路、９が実アドレスレジスタRARである。
LAR、２がアドレス変換バツフアTLB、３が本
発明に関連する空間識別子レジスタSIDR、４が
本発明の実施に必要な特定値検出回路DET、
５，６が比較回路Ｃ、７が論理積回路、８が否定
回路、９が実アドレスレジスタRARである。
先ず、このアドレス変換バツフア機構を用い
て、論理アドレスから実アドレスを得るDATの
手順を説明する。この場合、論理アドレスはセグ
メントアドレス、ページアドレス、ページ内アド
レスで構成されているものとする。従つて、論理
アドレスレジスタLAR１の内、１１はページ内
アドレスであり、１２，１３は前記ページアドレ
ス、セグメントアドレスを２進アドレスデータと
してまとめた論理アドレスを、前記アドレス変換
バツフアをアクセスするのに適したビツト数に区
分けした各フイールドを示している。
て、論理アドレスから実アドレスを得るDATの
手順を説明する。この場合、論理アドレスはセグ
メントアドレス、ページアドレス、ページ内アド
レスで構成されているものとする。従つて、論理
アドレスレジスタLAR１の内、１１はページ内
アドレスであり、１２，１３は前記ページアドレ
ス、セグメントアドレスを２進アドレスデータと
してまとめた論理アドレスを、前記アドレス変換
バツフアをアクセスするのに適したビツト数に区
分けした各フイールドを示している。
アドレス変換バツフアTLB２は、セグメント
アドレス変換、ページアドレス変換の２段階の
DATを行つた時に得られ、実アドレスと論理ア
ドレスの一部〔上記区分けした論理アドレスのい
づれか一方のフイールドデータ〕を１対１対応
で、それぞれ実アドレス部RA２２と論理アドレ
ス部LA２３とに蓄積したものと、更にその時の
仮想メモリ空間を識別する空間識別子部SID２１
とからなつている。論理アドレス部LA２３に
は、本実施例では、上記変換された論理アドレス
の内、論理アドレスレジスタLAR１のフイール
ド１２対応するアドレスが蓄積されているが、こ
れは１例であつて、これに限定するものではなく
フイールド１３に対応するアドレスを蓄積しても
良い。
アドレス変換、ページアドレス変換の２段階の
DATを行つた時に得られ、実アドレスと論理ア
ドレスの一部〔上記区分けした論理アドレスのい
づれか一方のフイールドデータ〕を１対１対応
で、それぞれ実アドレス部RA２２と論理アドレ
ス部LA２３とに蓄積したものと、更にその時の
仮想メモリ空間を識別する空間識別子部SID２１
とからなつている。論理アドレス部LA２３に
は、本実施例では、上記変換された論理アドレス
の内、論理アドレスレジスタLAR１のフイール
ド１２対応するアドレスが蓄積されているが、こ
れは１例であつて、これに限定するものではなく
フイールド１３に対応するアドレスを蓄積しても
良い。
この実施例では、論理アドレスレジスタLAR
１のフイールド１３のデータによつて、アドレス
変換バツフアTLB２をアクセスしてDATを行つ
ている。そして、フイールド１３のデータが示す
アドレス変換バツフアTLB２のエントリーが選
択され、該エントリーの論理アドレス部LA２３
が読み出され、論理アドレスレジスタLAR１の
フイールド１２の内容と、比較回路Ｃ５によつて
比較され、一致出力が得られると、該仮想メモリ
空間での上記論理アドレスに対応したアドレス変
換バツフアTLB２のエントリーが検索できたこ
とになる。
１のフイールド１３のデータによつて、アドレス
変換バツフアTLB２をアクセスしてDATを行つ
ている。そして、フイールド１３のデータが示す
アドレス変換バツフアTLB２のエントリーが選
択され、該エントリーの論理アドレス部LA２３
が読み出され、論理アドレスレジスタLAR１の
フイールド１２の内容と、比較回路Ｃ５によつて
比較され、一致出力が得られると、該仮想メモリ
空間での上記論理アドレスに対応したアドレス変
換バツフアTLB２のエントリーが検索できたこ
とになる。
仮想メモリ空間が１つの場合は、このエントリ
ーの実アドレス部RA２２を読み出すことによつ
て、前記論理アドレスに対する実アドレスが得ら
れることになるが、複数の仮想メモリ空間を持つ
システムでは、DATすべき論理アドレスがどの
仮想メモリ空間のものであるかを知る必要があ
り、上記アドレス変換バツフアTLB２のアクセ
スにおいて得られた前記エントリーにある空間識
別子部SID２１を読み出し、現在処理実行中の仮
想メモリ空間を識別する空間識別子レジスタ
SIDR３と比較回路Ｃ６によつて比較し、一致出
力が得られると特定値検出回路DET４の出力は
“０”のままであるので、否定回路８の出力は
“１”となつて論理積回路７での論理積出力が得
られ、所望のDATができたことを示す、アドレ
ス変換バツフアヒツトTLB HIT信号がえられ
る。この時アドレス変換バツフアTLB２の実ア
ドレス部RA２２を実アドレスレジスタRAR９の
上位部に、論理アドレスレジスタLAR１のフイ
ールド１１（ページ内アドレス）を実アドレスレ
ジスタRAR９の下位部にセツトすることによ
り、所望の実アドレスを得てメモリアクセスを行
うことができる。
ーの実アドレス部RA２２を読み出すことによつ
て、前記論理アドレスに対する実アドレスが得ら
れることになるが、複数の仮想メモリ空間を持つ
システムでは、DATすべき論理アドレスがどの
仮想メモリ空間のものであるかを知る必要があ
り、上記アドレス変換バツフアTLB２のアクセ
スにおいて得られた前記エントリーにある空間識
別子部SID２１を読み出し、現在処理実行中の仮
想メモリ空間を識別する空間識別子レジスタ
SIDR３と比較回路Ｃ６によつて比較し、一致出
力が得られると特定値検出回路DET４の出力は
“０”のままであるので、否定回路８の出力は
“１”となつて論理積回路７での論理積出力が得
られ、所望のDATができたことを示す、アドレ
ス変換バツフアヒツトTLB HIT信号がえられ
る。この時アドレス変換バツフアTLB２の実ア
ドレス部RA２２を実アドレスレジスタRAR９の
上位部に、論理アドレスレジスタLAR１のフイ
ールド１１（ページ内アドレス）を実アドレスレ
ジスタRAR９の下位部にセツトすることによ
り、所望の実アドレスを得てメモリアクセスを行
うことができる。
本発明の主眼は、これ迄説明してきたアドレス
変換バツフア機構に、前記特定値検出回路DET
４を付加した所にあり、例えば該アドレス変換バ
ツフア機構の１部が障害になり、この機構を無効
化したい場合、通常は現在処理実行中の仮想メモ
リ空間を識別する識別子を設定する空間識別子レ
ジスタSIDR３に、特定値（例えば、全“０”）を
セツトする様にし、その特定値検出回路DET４
に全“０”を検出する機能を持たせることによ
り、特定値検出回路DET４の検出出力がえられ
ると、否定回路９の出力は論理“０”となるの
で、論理積回路７は閉塞され、このアドレス変換
バツフア機構は完全に無効化することができる。
変換バツフア機構に、前記特定値検出回路DET
４を付加した所にあり、例えば該アドレス変換バ
ツフア機構の１部が障害になり、この機構を無効
化したい場合、通常は現在処理実行中の仮想メモ
リ空間を識別する識別子を設定する空間識別子レ
ジスタSIDR３に、特定値（例えば、全“０”）を
セツトする様にし、その特定値検出回路DET４
に全“０”を検出する機能を持たせることによ
り、特定値検出回路DET４の検出出力がえられ
ると、否定回路９の出力は論理“０”となるの
で、論理積回路７は閉塞され、このアドレス変換
バツフア機構は完全に無効化することができる。
(g) 発明の効果
以上詳細に説明したように、本発明によれば、
複数の仮想メモリ空間を有するデータ処理システ
ムにおいて、アドレス変換バツフア機構に設けら
れている現在処理実行中の仮想メモリ空間の識別
子を蓄積しておく空間識別子レジスタ３に特定値
をセツトするだけで、従来の様にシステムを特別
な動作モードに変換することもなく、容易に該ア
ドレス変換バツフア機構を無効化できる効果があ
る。
複数の仮想メモリ空間を有するデータ処理システ
ムにおいて、アドレス変換バツフア機構に設けら
れている現在処理実行中の仮想メモリ空間の識別
子を蓄積しておく空間識別子レジスタ３に特定値
をセツトするだけで、従来の様にシステムを特別
な動作モードに変換することもなく、容易に該ア
ドレス変換バツフア機構を無効化できる効果があ
る。
図は本発明を実施したアドレス変換バツフア機
構の１例を示す図である。 図面において、１は論理アドレスレジスタ
LAR、２はアドレス変換バツフアTLB、３は空
間識別子レジスタSIDR、４は特定値検出回路
DET、５，６は比較回路Ｃ、８は実アドレスレ
ジスタRARをそれぞれ示す。
構の１例を示す図である。 図面において、１は論理アドレスレジスタ
LAR、２はアドレス変換バツフアTLB、３は空
間識別子レジスタSIDR、４は特定値検出回路
DET、５，６は比較回路Ｃ、８は実アドレスレ
ジスタRARをそれぞれ示す。
Claims (1)
- １ 複数の仮想メモリ空間に関する、動的アドレ
ス変換を行うためのアドレス変換バツフア機構を
有するデータ処理システムにおいて、現在処理実
行中の仮想メモリ空間を識別する識別子レジスタ
の値が特定値であることを検出する検出回路を設
け、該検出回路が前記特定値を検出した時、前記
アドレス変換バツフア機構を無効化する様に制御
することを特徴とするアドレス変換バツフア制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076511A JPS59203289A (ja) | 1983-04-30 | 1983-04-30 | アドレス変換バツフア制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076511A JPS59203289A (ja) | 1983-04-30 | 1983-04-30 | アドレス変換バツフア制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59203289A JPS59203289A (ja) | 1984-11-17 |
| JPS6141022B2 true JPS6141022B2 (ja) | 1986-09-12 |
Family
ID=13607282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076511A Granted JPS59203289A (ja) | 1983-04-30 | 1983-04-30 | アドレス変換バツフア制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59203289A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0484025U (ja) * | 1990-11-30 | 1992-07-22 |
-
1983
- 1983-04-30 JP JP58076511A patent/JPS59203289A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0484025U (ja) * | 1990-11-30 | 1992-07-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59203289A (ja) | 1984-11-17 |
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