JPS6140648A - ブレ−クポイント設定装置 - Google Patents
ブレ−クポイント設定装置Info
- Publication number
- JPS6140648A JPS6140648A JP16184484A JP16184484A JPS6140648A JP S6140648 A JPS6140648 A JP S6140648A JP 16184484 A JP16184484 A JP 16184484A JP 16184484 A JP16184484 A JP 16184484A JP S6140648 A JPS6140648 A JP S6140648A
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- JP
- Japan
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- address
- break point
- breakpoint
- program
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、被テストプログラムの実行中断を行′うブレ
ークポイントの設定装置に関するものである。
ークポイントの設定装置に関するものである。
２へ−７
従来例の構成とその問題点
一般に被テストプログラムのデバッグを行なう
１、場合には、デバッグ者がメモリのあるアドレス
の命令実行直前の状態で、実行中断した状態を見、これ
によって解析するようにしている。すなわち、被テスト
プログラムが実行された状態で、第１図に示すようにマ
イクロプロセッサ（以下、ＣＰＵ 、という）
１から出力されたアドレス信号とブレイクポイントアド
レスメモリ７に設定されたブレイクポイント設定アドレ
スが一致するかどうかを比較回路８で比較し、一致した
時ＣＰＵ１へ割込み信号を出力し、この割込み信号によ
りレジスタの内容や、メモリの内容等を表示し、これに
よってデパック者が□解析できるようにしている。
１、場合には、デバッグ者がメモリのあるアドレス
の命令実行直前の状態で、実行中断した状態を見、これ
によって解析するようにしている。すなわち、被テスト
プログラムが実行された状態で、第１図に示すようにマ
イクロプロセッサ（以下、ＣＰＵ 、という）
１から出力されたアドレス信号とブレイクポイントアド
レスメモリ７に設定されたブレイクポイント設定アドレ
スが一致するかどうかを比較回路８で比較し、一致した
時ＣＰＵ１へ割込み信号を出力し、この割込み信号によ
りレジスタの内容や、メモリの内容等を表示し、これに
よってデパック者が□解析できるようにしている。
しかしながら、従来の方法ではブレイクポイントを設定
するに際し、ブレイクポイント設定アドレスメモリ７や
、比較回路８をそれぞれその設定個数分だけ用意しなけ
ればならず、全体として相当なコストがかかるという問
題があった。
するに際し、ブレイクポイント設定アドレスメモリ７や
、比較回路８をそれぞれその設定個数分だけ用意しなけ
ればならず、全体として相当なコストがかかるという問
題があった。
発明の目的
本発明は、以上のような従来の欠点を除去するものであ
シ、簡単な構成で安価かつ正確に動作する優れたブレー
クポイント設定装置を提供することを目的とするもので
ある。
シ、簡単な構成で安価かつ正確に動作する優れたブレー
クポイント設定装置を提供することを目的とするもので
ある。
発明の構成
本発明は、上記目的を達成するために特定の１バイト命
令を実行することにより、割込み信号を発生するプロセ
ッサと、このプロセッサ内に設けられ、複数のブレーク
ポイントを設定する番地と、その番地にメモリされる内
容を記憶するメモリと、上記ブレークポイントを設定し
た番地で、処理を中断したとき、その番地から再び処理
を続行するれる命令の格納番地と、その内容を記憶する
メモリを備えたものである。
令を実行することにより、割込み信号を発生するプロセ
ッサと、このプロセッサ内に設けられ、複数のブレーク
ポイントを設定する番地と、その番地にメモリされる内
容を記憶するメモリと、上記ブレークポイントを設定し
た番地で、処理を中断したとき、その番地から再び処理
を続行するれる命令の格納番地と、その内容を記憶する
メモリを備えたものである。
実施例の説明
第２図は、本発明の一実施例の構成を示すブロック図で
ある。第２図において、１１はコマンド受信手段で、コ
ンソール装置より入力されたものを受信する部分である
。１２はコマンド解析手段であシ、コマンド受信手段１
１で受信されたコマンドを解析する部分である。１３は
被テストプログラムであり、１４は被テストプログラム
１３の指定アドレスの内容をブレークポイントテーブル
１９にセーブし、被テストプログラム１３の指定アドレ
スに、割込み処理手段１６の制御を移す命令コードを書
替えるブレークポイント設定手段である。１５は被テス
トプログラム１３の指定されたアドレスにセットされた
割込み処理手段１６へ移る命令コードを削除、つまりブ
レークポイントテーブル１９に、七−ブしてあったもと
のアトレア。内容を被ｆ后プ。ヶ、工１３゜指定ア１．
ｖスヘ、復帰させるブレークポイント解除手段。
ある。第２図において、１１はコマンド受信手段で、コ
ンソール装置より入力されたものを受信する部分である
。１２はコマンド解析手段であシ、コマンド受信手段１
１で受信されたコマンドを解析する部分である。１３は
被テストプログラムであり、１４は被テストプログラム
１３の指定アドレスの内容をブレークポイントテーブル
１９にセーブし、被テストプログラム１３の指定アドレ
スに、割込み処理手段１６の制御を移す命令コードを書
替えるブレークポイント設定手段である。１５は被テス
トプログラム１３の指定されたアドレスにセットされた
割込み処理手段１６へ移る命令コードを削除、つまりブ
レークポイントテーブル１９に、七−ブしてあったもと
のアトレア。内容を被ｆ后プ。ヶ、工１３゜指定ア１．
ｖスヘ、復帰させるブレークポイント解除手段。
１６は割込み処理手段１６であシ、マイクロプロセッサ
がここに制御を移す命令コードを７エツチした時に、ブ
レークポイントテーブル１９からセ ）−ブ
してあったデータ内容を、被テストプログラム１３の指
定アドレスへ復帰させ、被テストプログラム実行中断時
のレジスタの表示、次プログラムカウンタの計算、被テ
ストプログラム１３の次プログラムカウンタで示される
データを、ブレークポイントテーブル１９ヘセーブし、
被テストプログラム１３の次プログラムカウンタのアド
レスへ、割込み処理手段１６へ制御を移す命令コードの
設定を行なうものである。１７は中断したプログラムカ
ウンタからプログラム奪再スタートさせるプログラム実
行手段、１９は第５図に示すように、ブレークポイント
のアドレスや、アドレスで示されるデータをセーブして
おくだめのブレークポイントテーブルである。
がここに制御を移す命令コードを７エツチした時に、ブ
レークポイントテーブル１９からセ ）−ブ
してあったデータ内容を、被テストプログラム１３の指
定アドレスへ復帰させ、被テストプログラム実行中断時
のレジスタの表示、次プログラムカウンタの計算、被テ
ストプログラム１３の次プログラムカウンタで示される
データを、ブレークポイントテーブル１９ヘセーブし、
被テストプログラム１３の次プログラムカウンタのアド
レスへ、割込み処理手段１６へ制御を移す命令コードの
設定を行なうものである。１７は中断したプログラムカ
ウンタからプログラム奪再スタートさせるプログラム実
行手段、１９は第５図に示すように、ブレークポイント
のアドレスや、アドレスで示されるデータをセーブして
おくだめのブレークポイントテーブルである。
第３図は、上記実施例の具体的な構成を示す回路図であ
る。第３図において、２６は記憶メモリ手段であり、コ
ンソール装置２７よシ入力されたコマンドを受信したシ
、出力したシする入出力部と、その受信されたコマンド
を蓄えるコマンド受信手段１１と、そのコマンドを解析
するコマンド解析手段１２．被テストプログラム１３．
ブレークポイントの指定アドレスへの設定を行なうプロ
グラム設定手段１４．ブレークポイントの設定群除を行
なうブレークポイント解除手段１５．被テストプログラ
ムが指定アドレスでの中断時にレジスタの表示、ブレー
クポイントテーブル１９から中断したアドレスで示され
るデータの復旧、次プログラムカウンタの計算、次プロ
グラムカウンタへ割込みコードをセットする割込み処理
手段１６゜指定アドレスより、被テストプログラム１３
を走らせるプログラム実行手段１７．ブレークポイント
のアドレスおよびデータを管理するブレークポイントテ
ーブル１９よシ、構成されている。そして、２１はマイ
クロプロセッサ（以下、ＣＰＵという）であり、記憶メ
モリ２６の被テストプログラム１３をアドレスバス２２
で指定したデータを、データバス２３を通して蓄え、解
析実行するものである。２４はＦＣであシ、データとし
てオペレーションコードをフェッチした時の信号であシ
、−数回路２５で蓄えである割込み処理命令コードと一
致したかどうかの判定を一致回路２５で行ない、一致し
たとき割込み信号２５ｃを０ＰＵ２１へ出力するもので
ある。
る。第３図において、２６は記憶メモリ手段であり、コ
ンソール装置２７よシ入力されたコマンドを受信したシ
、出力したシする入出力部と、その受信されたコマンド
を蓄えるコマンド受信手段１１と、そのコマンドを解析
するコマンド解析手段１２．被テストプログラム１３．
ブレークポイントの指定アドレスへの設定を行なうプロ
グラム設定手段１４．ブレークポイントの設定群除を行
なうブレークポイント解除手段１５．被テストプログラ
ムが指定アドレスでの中断時にレジスタの表示、ブレー
クポイントテーブル１９から中断したアドレスで示され
るデータの復旧、次プログラムカウンタの計算、次プロ
グラムカウンタへ割込みコードをセットする割込み処理
手段１６゜指定アドレスより、被テストプログラム１３
を走らせるプログラム実行手段１７．ブレークポイント
のアドレスおよびデータを管理するブレークポイントテ
ーブル１９よシ、構成されている。そして、２１はマイ
クロプロセッサ（以下、ＣＰＵという）であり、記憶メ
モリ２６の被テストプログラム１３をアドレスバス２２
で指定したデータを、データバス２３を通して蓄え、解
析実行するものである。２４はＦＣであシ、データとし
てオペレーションコードをフェッチした時の信号であシ
、−数回路２５で蓄えである割込み処理命令コードと一
致したかどうかの判定を一致回路２５で行ない、一致し
たとき割込み信号２５ｃを０ＰＵ２１へ出力するもので
ある。
次に、上記実施例の動作を説明する。
第４図は、マイクロプロセッサ２１の制御ニよるフロー
チャートの要部を示すものである。コンソール装置２７
より、ブレークポイント設定手段１４で、ブレークポイ
ントを指定アドレスへ設定後、プログラム実行手段１７
で被テストプログラム１３を開始番地よシ実行させるコ
マンドをデパック者が入力する。
チャートの要部を示すものである。コンソール装置２７
より、ブレークポイント設定手段１４で、ブレークポイ
ントを指定アドレスへ設定後、プログラム実行手段１７
で被テストプログラム１３を開始番地よシ実行させるコ
マンドをデパック者が入力する。
０ＰＵ２１が割込みコードをフェッチした時、−数回路
２５によシ発生した割込み信号２５ｃをもとに、その割
込みコードをフェッチしたアドレスよシ、割込み処理手
段１６へ制御を移し、その割込み処理手段１６では、ま
ず最初にステップ３１で全レジスタのセーブを行ない、
次にステップ３２でブレークポイント設定アドレスへ、
第５図のブレークポイントテーブルから、元のデータを
被テストプログラムの指定アドレスへ復帰させる。
２５によシ発生した割込み信号２５ｃをもとに、その割
込みコードをフェッチしたアドレスよシ、割込み処理手
段１６へ制御を移し、その割込み処理手段１６では、ま
ず最初にステップ３１で全レジスタのセーブを行ない、
次にステップ３２でブレークポイント設定アドレスへ、
第５図のブレークポイントテーブルから、元のデータを
被テストプログラムの指定アドレスへ復帰させる。
その後、ステップ３３で今、中断したアドレスは、当初
セットしたブレークポイントかどうかの判定を行ない、
ブレークポイントを当初セットしたアドレスであれば、
ステップ３４で被テストプログラムの次プログラムカウ
ンタを計算し、次プログラムカウンタのアドレスおよび
データを記憶メモリ２６のブレークポイントテーブルへ
セーブ（ステップ３５）し、次プログラムカウンタのア
ドレスへ、割込み処理手段１６へ制御を移る命令コード
をセット（ステップ３６ ） ｊ、、全レジスターを復
帰させ、被テストプログラムの中断したアドレスより再
開させる。
セットしたブレークポイントかどうかの判定を行ない、
ブレークポイントを当初セットしたアドレスであれば、
ステップ３４で被テストプログラムの次プログラムカウ
ンタを計算し、次プログラムカウンタのアドレスおよび
データを記憶メモリ２６のブレークポイントテーブルへ
セーブ（ステップ３５）し、次プログラムカウンタのア
ドレスへ、割込み処理手段１６へ制御を移る命令コード
をセット（ステップ３６ ） ｊ、、全レジスターを復
帰させ、被テストプログラムの中断したアドレスより再
開させる。
まだ、ステップ３３で今、中断したアドレスはセントし
たブレークポイントでない時、すなわち当初ブレークポ
イントを設定したアドレスの次のプログラムカウンタの
値であれば、ステップ３７で元のプログラムカウンタ、
つまシブレークポイント設定手段によシセットしたアド
レスで示されるデータをブレークポイントテーブル１９
ヘセーブし、被テストプログラムのブレークポイント設
定アドレスへ、割込み処理手段１６へ制御を移す命令コ
ードをセットする。
たブレークポイントでない時、すなわち当初ブレークポ
イントを設定したアドレスの次のプログラムカウンタの
値であれば、ステップ３７で元のプログラムカウンタ、
つまシブレークポイント設定手段によシセットしたアド
レスで示されるデータをブレークポイントテーブル１９
ヘセーブし、被テストプログラムのブレークポイント設
定アドレスへ、割込み処理手段１６へ制御を移す命令コ
ードをセットする。
その後、全レジスターを復帰（ステップ３８）して、被
テストプログラムを再スタートさせる。
テストプログラムを再スタートさせる。
なお、デバッグ者がその後、ブレークポイントを解除し
たければ、コンシール装置２６よりブレークポイントを
解除するコマンドを入力し、ブレークポイント解除手段
１５により、プレークポイントテーブルヘセーブしてあ
った元の内容を、被テストプログラムの指定アドレスへ
ｉ旧することにより、ブレークポイントを解除すること
ができる。
たければ、コンシール装置２６よりブレークポイントを
解除するコマンドを入力し、ブレークポイント解除手段
１５により、プレークポイントテーブルヘセーブしてあ
った元の内容を、被テストプログラムの指定アドレスへ
ｉ旧することにより、ブレークポイントを解除すること
ができる。
発明の効果
本発明は、上記実−例より明らかなように、被テストプ
ログラムの指定アドレスへ、割込みコードをセットし、
マイクロプロセッサがそのコードをフェッチした時、割
込み処理手段へ制御が移シ、割込み処理手段では、中断
時のレジスタを表示し、被テストプログラムの指定アド
レスへ、割込みコードをセットするもとの内容を復帰さ
せ、また、プログラムが中断した次のプログラムカウン
タのアドレスの内容を、プレークポイントテーブルヘセ
ーブし、次のプログラムカウンタのアドレスへ１０ ・
＼−／゛ 割込みコードをセットし、プログラム実行時に次のプロ
グラムカウンタのアドレスで、被テストプログラムを中
断し、割込み処理手段に制御を移すようにしておシ、割
込み処理手段で元のブレークポイントを設定したアドレ
スへ再び、割込みコードをセットし、次のプログラムカ
ウンタの位置でブレークポイントテーブルへ、セーブし
てあった元の内容を復帰させるようにしており、したが
って、従来のように多くの回路□やメモリを必要とせず
、全体としてコストが安く々す、産業上極めて有利であ
る。
ログラムの指定アドレスへ、割込みコードをセットし、
マイクロプロセッサがそのコードをフェッチした時、割
込み処理手段へ制御が移シ、割込み処理手段では、中断
時のレジスタを表示し、被テストプログラムの指定アド
レスへ、割込みコードをセットするもとの内容を復帰さ
せ、また、プログラムが中断した次のプログラムカウン
タのアドレスの内容を、プレークポイントテーブルヘセ
ーブし、次のプログラムカウンタのアドレスへ１０ ・
＼−／゛ 割込みコードをセットし、プログラム実行時に次のプロ
グラムカウンタのアドレスで、被テストプログラムを中
断し、割込み処理手段に制御を移すようにしておシ、割
込み処理手段で元のブレークポイントを設定したアドレ
スへ再び、割込みコードをセットし、次のプログラムカ
ウンタの位置でブレークポイントテーブルへ、セーブし
てあった元の内容を復帰させるようにしており、したが
って、従来のように多くの回路□やメモリを必要とせず
、全体としてコストが安く々す、産業上極めて有利であ
る。
第１図は、従来のブレークポイント設定装置の構成図。
第２図は、本発明のブレークポイント設定装置における
一実施例の要部ブロック図、第３図は同実施例の具体的
な回路図、第４図は同要部のフローチャート図、第５図
は同装置を構成する記憶メモリのブレークポイントテー
ブルを示す説明図である。 、１１・・・コマンド受信手段、１２・・・コマンド解
析手１１ ・＼一 段、１３・・・被テストプログラム、１４・・・ブレー
クポイント設定手段、１５・・・ブレークポイント解除
手段、１６・・・割込み処理手段、１７・・・プログラ
ム実行手段、１９・・・ブレークポイントテーブル、２
１・・・マイクロプロセッサ、２２・・・アドレスバス
、２３・・・データバス、２４・・・ＦＣ，２５・・・
−数回路、２６・・・メモリ、２７・・・コンソール装
置。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第４図 事１１込η カバルーテン ｆ 全レジスターの ｔ−ブ ｔ〜７１Ｌ１ フ４の 一イ２カｒｙ ２ｔｈｋｌドレス１２τブト え９．。７１．）アＬ４７ ” ”ＣｈＬ’
１ｊｌ−ｆｔブ’Ｌ４ ’１．ｐ
ｃｋ 吉↑１１テープ°ル１ 屯−７＋ 験νヶ ９１’できｈ タン（（！１む一÷ 第 ５ 図
一実施例の要部ブロック図、第３図は同実施例の具体的
な回路図、第４図は同要部のフローチャート図、第５図
は同装置を構成する記憶メモリのブレークポイントテー
ブルを示す説明図である。 、１１・・・コマンド受信手段、１２・・・コマンド解
析手１１ ・＼一 段、１３・・・被テストプログラム、１４・・・ブレー
クポイント設定手段、１５・・・ブレークポイント解除
手段、１６・・・割込み処理手段、１７・・・プログラ
ム実行手段、１９・・・ブレークポイントテーブル、２
１・・・マイクロプロセッサ、２２・・・アドレスバス
、２３・・・データバス、２４・・・ＦＣ，２５・・・
−数回路、２６・・・メモリ、２７・・・コンソール装
置。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第４図 事１１込η カバルーテン ｆ 全レジスターの ｔ−ブ ｔ〜７１Ｌ１ フ４の 一イ２カｒｙ ２ｔｈｋｌドレス１２τブト え９．。７１．）アＬ４７ ” ”ＣｈＬ’
１ｊｌ−ｆｔブ’Ｌ４ ’１．ｐ
ｃｋ 吉↑１１テープ°ル１ 屯−７＋ 験νヶ ９１’できｈ タン（（！１む一÷ 第 ５ 図
Claims (1)
- 特定の１バイト命令を実行することにより、割込み信号
を発生するプロセッサと、このプロセッサ内に設けられ
、複数のブレークポイントを設定する番地と、その番地
にメモリされる内容を記憶するメモリと、上記ブレーク
ポイントを設定した番地で、処理を中断したとき、その
番地から再び処理を続行する際に、次に実行される命令
の格納番地を、処理を中断した上記番地の内容から分析
して求め、前記次に実行される命令の格納番地と、その
内容を記憶するメモリを備えて成るブレークポイント設
定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16184484A JPS6140648A (ja) | 1984-08-01 | 1984-08-01 | ブレ−クポイント設定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16184484A JPS6140648A (ja) | 1984-08-01 | 1984-08-01 | ブレ−クポイント設定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6140648A true JPS6140648A (ja) | 1986-02-26 |
Family
ID=15743014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16184484A Pending JPS6140648A (ja) | 1984-08-01 | 1984-08-01 | ブレ−クポイント設定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6140648A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS584461A (ja) * | 1981-06-30 | 1983-01-11 | Usac Electronics Ind Co Ltd | プログラム・デバツク制御方式 |
| JPS5854456A (ja) * | 1981-09-28 | 1983-03-31 | Fujitsu Ltd | 被デバツグ・プログラム・デバツグ制御方式 |
-
1984
- 1984-08-01 JP JP16184484A patent/JPS6140648A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS584461A (ja) * | 1981-06-30 | 1983-01-11 | Usac Electronics Ind Co Ltd | プログラム・デバツク制御方式 |
| JPS5854456A (ja) * | 1981-09-28 | 1983-03-31 | Fujitsu Ltd | 被デバツグ・プログラム・デバツグ制御方式 |
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