JPS6137653B2 - - Google Patents
Info
- Publication number
- JPS6137653B2 JPS6137653B2 JP52036364A JP3636477A JPS6137653B2 JP S6137653 B2 JPS6137653 B2 JP S6137653B2 JP 52036364 A JP52036364 A JP 52036364A JP 3636477 A JP3636477 A JP 3636477A JP S6137653 B2 JPS6137653 B2 JP S6137653B2
- Authority
- JP
- Japan
- Prior art keywords
- failure
- input pattern
- candidate information
- pin
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 63
- 238000012545 processing Methods 0.000 claims description 24
- 230000002159 abnormal effect Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 6
- 238000003672 processing method Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 6
- 239000000523 sample Substances 0.000 description 5
- 238000012217 deletion Methods 0.000 description 4
- 230000037430 deletion Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、論理回路診断処理方法、特にIC又
はLSIなどの診断処理に当つて、予め用意された
入力パターンを供給したときの出力期待値と当該
ピン上にエラーを与える可能性をもつ故障番号情
報とを含む辞書をもうけ、該辞書を参照して故障
原因を探索し表示するようにした論理回路診断処
理方法に関するものである。
はLSIなどの診断処理に当つて、予め用意された
入力パターンを供給したときの出力期待値と当該
ピン上にエラーを与える可能性をもつ故障番号情
報とを含む辞書をもうけ、該辞書を参照して故障
原因を探索し表示するようにした論理回路診断処
理方法に関するものである。
従来からIC又はLSIなどの論理回路試験対象の
診断を行なうに当つては、予め定めた複数種類の
入力パターンと該入力パターンが供給された際に
現われるであろう出力期待値とを用意し、試験機
制御用データ処理装置から試験機を介して上記入
力パターンを順次試験対象に供給してゆき上記出
力期待値と対応するようにされる。そして仮にあ
る１つあるいは複数個の出力ピンにおいて不一致
が生じた場合、当該不一致出力ピンに対応した論
理回路段から直前の論理回路段の出力ピン、次の
論理回路段の出力ピン………の如く、いわばツリ
ー状につらなる論理回路出力段が順番にチエツク
してゆくようにしている。このため、１つの試験
対象の故障原因を探索するに当つてはICの場合
でもプローブする回数が20回ないし30回程度とな
りLSIが搭載されていれば更に大となる。また試
験対象が順序回路やループをもつ回路をもつてい
る場合、或る１つのピンの出力値が出力期待値と
不一致になつたとしても当該論理回路段に故障が
あるとは限らず、故障原因を探索することがきわ
めて困難となる。
診断を行なうに当つては、予め定めた複数種類の
入力パターンと該入力パターンが供給された際に
現われるであろう出力期待値とを用意し、試験機
制御用データ処理装置から試験機を介して上記入
力パターンを順次試験対象に供給してゆき上記出
力期待値と対応するようにされる。そして仮にあ
る１つあるいは複数個の出力ピンにおいて不一致
が生じた場合、当該不一致出力ピンに対応した論
理回路段から直前の論理回路段の出力ピン、次の
論理回路段の出力ピン………の如く、いわばツリ
ー状につらなる論理回路出力段が順番にチエツク
してゆくようにしている。このため、１つの試験
対象の故障原因を探索するに当つてはICの場合
でもプローブする回数が20回ないし30回程度とな
りLSIが搭載されていれば更に大となる。また試
験対象が順序回路やループをもつ回路をもつてい
る場合、或る１つのピンの出力値が出力期待値と
不一致になつたとしても当該論理回路段に故障が
あるとは限らず、故障原因を探索することがきわ
めて困難となる。
本発明は、上記の点を解決することを目的とし
ており、プローブ回数を大幅に減少して故障原因
を探索してゆく処理方法を提供することを目的と
している。そしてそのため本発明の論理回路診断
処理方法は論理回路試験対象に対して入力パター
ンを供給する試験機、 該入力パターンに対応して上記試験対象が発す
る出力パターンを検出するプローバ、 上記試験対象に対して入力すべき複数種類の入
力パターンと該入力パターンに対応した出力期待
値とを少なくとも格納している記録媒体、 および上記試験機に対して試験時に上記試験対
象に供給すべき入力パターンを提供してゆく試験
機制御用データ処理装置にそなえ、 当該試験機制御用データ処理装置が上記記録媒
体上の上記入力パターンと上記出力期待値とを少
なくとも受取つて上記試験機に上記入力パターン
を提供し、 当該試験機が当該入力パターンを上記試験対象
に供給してゆき、 当該試験対象に供給された入力パターンに対応
して当該試験対象が発する出力パターンをチエツ
クする 論理回路診断処理方法において、 上記記録媒体は少なくとも、 上記入力パターンと該入力パターン番号とを記
憶する入力パターン記憶部、 上記入力パターン番号に対応した入力パターン
が供給されたとき上記試験対象中の予め定められ
た位置の出力ピンと該出力ピンに現われる上記出
力期待値と当該ピン上にエラーを与える可能性を
もつ故障番号候補情報群及び、所定の論理回路段
の出力ピンと、該出力ピンに現われる出力期待値
と、当該ピン上にエラーを与える可能性をもつ故
障番号候補情報群とを記憶する故障明細記憶部、 および上記故障番号候補情報と該故障番号候補
情報に対応して故障原因を指示する故障内容情報
とを記憶する故障内容記憶部 をそなえ、 上記試験機制御用データ処理装置は少なくと
も、 上記入力パターン記憶部の内容にしたがつて順
次入力パターンを提供してゆく入力パターン供給
モード、 上記故障明細記憶部の内容にしたがつて故障原
因となつている故障番号候補情報を追跡してゆく
故障探索モード、 および上記故障内容記憶部の内容にしたがつて
故障原因を表示する表示モード を夫々実行し、故障原因の探索し表示するよう
構成されてなり、 上記試験機制御用データ処理装置は、 最初に上記入力パターン供給モードの下で、上
記試験機を介して入力パターンを試験対象に供給
し、 次いで故障の存在が検出された際に上記故障探
索モードの下で、上記出力期待値と異なつた出力
値をとつている１つまたは複数個の異常出力ピン
名と上記出力期待値と一致した出力値をとつてい
る１つまたは複数個の正常出力ピン名とを抽出
し、上記故障明細記憶部の内容にもとづいて、上
記すべての異常出力ピンに共通な故障番号候補情
報を抽出し、該抽出故障番号候補情報のうち上記
少なくとも１つの正常出力ピンに対応した故障番
号候補情報を削除し、残与の故障番号候補情報の
夫々について、該残与の故障番号を含む前記故障
明細記憶部中の対応する論理回路段のピンにおけ
る出力値と、出力期待値とを対比するようにし、 更に次いで上記故障探索モードが実行された際
に上記表示モードの下で、故障原因を表示する処
理を行うようにした ことを特徴としている。以下図面を参照しつつ
説明する。
ており、プローブ回数を大幅に減少して故障原因
を探索してゆく処理方法を提供することを目的と
している。そしてそのため本発明の論理回路診断
処理方法は論理回路試験対象に対して入力パター
ンを供給する試験機、 該入力パターンに対応して上記試験対象が発す
る出力パターンを検出するプローバ、 上記試験対象に対して入力すべき複数種類の入
力パターンと該入力パターンに対応した出力期待
値とを少なくとも格納している記録媒体、 および上記試験機に対して試験時に上記試験対
象に供給すべき入力パターンを提供してゆく試験
機制御用データ処理装置にそなえ、 当該試験機制御用データ処理装置が上記記録媒
体上の上記入力パターンと上記出力期待値とを少
なくとも受取つて上記試験機に上記入力パターン
を提供し、 当該試験機が当該入力パターンを上記試験対象
に供給してゆき、 当該試験対象に供給された入力パターンに対応
して当該試験対象が発する出力パターンをチエツ
クする 論理回路診断処理方法において、 上記記録媒体は少なくとも、 上記入力パターンと該入力パターン番号とを記
憶する入力パターン記憶部、 上記入力パターン番号に対応した入力パターン
が供給されたとき上記試験対象中の予め定められ
た位置の出力ピンと該出力ピンに現われる上記出
力期待値と当該ピン上にエラーを与える可能性を
もつ故障番号候補情報群及び、所定の論理回路段
の出力ピンと、該出力ピンに現われる出力期待値
と、当該ピン上にエラーを与える可能性をもつ故
障番号候補情報群とを記憶する故障明細記憶部、 および上記故障番号候補情報と該故障番号候補
情報に対応して故障原因を指示する故障内容情報
とを記憶する故障内容記憶部 をそなえ、 上記試験機制御用データ処理装置は少なくと
も、 上記入力パターン記憶部の内容にしたがつて順
次入力パターンを提供してゆく入力パターン供給
モード、 上記故障明細記憶部の内容にしたがつて故障原
因となつている故障番号候補情報を追跡してゆく
故障探索モード、 および上記故障内容記憶部の内容にしたがつて
故障原因を表示する表示モード を夫々実行し、故障原因の探索し表示するよう
構成されてなり、 上記試験機制御用データ処理装置は、 最初に上記入力パターン供給モードの下で、上
記試験機を介して入力パターンを試験対象に供給
し、 次いで故障の存在が検出された際に上記故障探
索モードの下で、上記出力期待値と異なつた出力
値をとつている１つまたは複数個の異常出力ピン
名と上記出力期待値と一致した出力値をとつてい
る１つまたは複数個の正常出力ピン名とを抽出
し、上記故障明細記憶部の内容にもとづいて、上
記すべての異常出力ピンに共通な故障番号候補情
報を抽出し、該抽出故障番号候補情報のうち上記
少なくとも１つの正常出力ピンに対応した故障番
号候補情報を削除し、残与の故障番号候補情報の
夫々について、該残与の故障番号を含む前記故障
明細記憶部中の対応する論理回路段のピンにおけ
る出力値と、出力期待値とを対比するようにし、 更に次いで上記故障探索モードが実行された際
に上記表示モードの下で、故障原因を表示する処
理を行うようにした ことを特徴としている。以下図面を参照しつつ
説明する。
第１図は本発明を実行する診断処理システムの
一実施例構成、第２図は論理回路試験対象の一
例、第３図は第２図図示の試験対象に対応しても
うけられる故障明細記憶部の一例、第４図は同じ
く第２図図示の試験対象に対応してもうけられる
故障内容記憶部の一例を示す。
一実施例構成、第２図は論理回路試験対象の一
例、第３図は第２図図示の試験対象に対応しても
うけられる故障明細記憶部の一例、第４図は同じ
く第２図図示の試験対象に対応してもうけられる
故障内容記憶部の一例を示す。
第１図において、１は論理回路試験対象であつ
て例えば第２図図示の如きもの、２は試験機、３
はプローバであつて試験対象１に現われる出力値
をプローブするもの、４はプローバ制御装置、５
はデイスプレイ、６は試験機制御用データ処理装
置、７はメモリ、８は記録媒体、９は故障辞書、
１０は入力パターン記憶部、１１は故障明細記憶
部、１２は故障内容記憶部を表わしている。
て例えば第２図図示の如きもの、２は試験機、３
はプローバであつて試験対象１に現われる出力値
をプローブするもの、４はプローバ制御装置、５
はデイスプレイ、６は試験機制御用データ処理装
置、７はメモリ、８は記録媒体、９は故障辞書、
１０は入力パターン記憶部、１１は故障明細記憶
部、１２は故障内容記憶部を表わしている。
記録媒体８上には、少なくとも入力パターン記
憶部１０と故障明細記憶部１１と故障内容記憶部
１２とをそなえている。そして、入力パターン記
憶部１０は、試験対象１に供給すべき入力パター
ンと該入力パターンを特定する入力パターン番号
とを記憶している。また故障明細記憶部１１は、
第３図図示の如く、１つ１つの入力パターンに対
応して、試験対象中の予め定めたピンのピン名、
該ピンに現われるであろう出力期待値、および当
該ピン上にエラーを与える可能性をもつ故障を指
示する故障番号情報故障番号候補情報を記憶して
いる。なお該故障番号情報は故障原因となつてい
る論理回路段の出力ピン名自体であつてもよく、
故障原因を指摘できるものであればよい。更に上
記故障内容記憶部１２は、第４図図示の如く、上
記故障番号と該故障番号に対応した故障内容即ち
故障原因を表現する故障内容情報とを記憶してい
る。
憶部１０と故障明細記憶部１１と故障内容記憶部
１２とをそなえている。そして、入力パターン記
憶部１０は、試験対象１に供給すべき入力パター
ンと該入力パターンを特定する入力パターン番号
とを記憶している。また故障明細記憶部１１は、
第３図図示の如く、１つ１つの入力パターンに対
応して、試験対象中の予め定めたピンのピン名、
該ピンに現われるであろう出力期待値、および当
該ピン上にエラーを与える可能性をもつ故障を指
示する故障番号情報故障番号候補情報を記憶して
いる。なお該故障番号情報は故障原因となつてい
る論理回路段の出力ピン名自体であつてもよく、
故障原因を指摘できるものであればよい。更に上
記故障内容記憶部１２は、第４図図示の如く、上
記故障番号と該故障番号に対応した故障内容即ち
故障原因を表現する故障内容情報とを記憶してい
る。
なお上記において、故障辞書９を入力パターン
記憶部１０と故障明細記憶部１１とに大別した。
しかし、両記憶部１０，１１が夫々、パターン名
をもつて組とされていることを考えるとき両者を
合体して故障辞書９と考えてもよく、この場合本
願明細書に言う入力パターン記憶部１０と故障明
細記憶部１１とは故障辞書９の内容を適宜割振つ
て定められる。
記憶部１０と故障明細記憶部１１とに大別した。
しかし、両記憶部１０，１１が夫々、パターン名
をもつて組とされていることを考えるとき両者を
合体して故障辞書９と考えてもよく、この場合本
願明細書に言う入力パターン記憶部１０と故障明
細記憶部１１とは故障辞書９の内容を適宜割振つ
て定められる。
診断時、試験機制御用データ処理装置６は、記
録媒体８から例えば故障辞書９の内容と故障内容
記憶部１２の内容とをメモリ７上に転送してお
き、試験機２に対して入力パターンを１つ１つ順
次供給する。試験機２は、該入力パターンを受取
つて試験対象１に供給する。一方プローバ制御装
置４を介してブローバ３によつて試験対象１上の
例えば第２図図示の出力ピン０１，０２，０３に
現われている出力値を検出するようにせしめる。
このとき、該出力ピン０１，０２，０３の出力値
がすべて出力期待値と一致すれば、試験機２はこ
の旨をデータ処理装置６に通知する。データ処理
装置６はこれによつて次の１つの入力パターンを
試験機２に供給する。上記処理を本願明細書では
入力パターン供給モードと呼んでいる。該モード
処理時に、上記出力ピン０１，０２，０３の出力
値が出力期待値と異なつた場合、本願明細書にい
う故障探索モードに移行する。以下第２図および
第３図を参照して具体例にもとずいて説明する。
録媒体８から例えば故障辞書９の内容と故障内容
記憶部１２の内容とをメモリ７上に転送してお
き、試験機２に対して入力パターンを１つ１つ順
次供給する。試験機２は、該入力パターンを受取
つて試験対象１に供給する。一方プローバ制御装
置４を介してブローバ３によつて試験対象１上の
例えば第２図図示の出力ピン０１，０２，０３に
現われている出力値を検出するようにせしめる。
このとき、該出力ピン０１，０２，０３の出力値
がすべて出力期待値と一致すれば、試験機２はこ
の旨をデータ処理装置６に通知する。データ処理
装置６はこれによつて次の１つの入力パターンを
試験機２に供給する。上記処理を本願明細書では
入力パターン供給モードと呼んでいる。該モード
処理時に、上記出力ピン０１，０２，０３の出力
値が出力期待値と異なつた場合、本願明細書にい
う故障探索モードに移行する。以下第２図および
第３図を参照して具体例にもとずいて説明する。
第２図において、１３ないし２２は夫々論理回
路段、２３はナンド回路、２４はノア回路、２５
ないし２７はアンド回路、０１，０２，０３は
夫々出力ピンを表わしている。また各ICの左辺
および右辺に「０２」，「０３」，「０４」，「０
６」，「０７」，「１２」，「１４」，「１５」として
表
示たものはICのピンであつて、以下本明細書に
おいて例えば論理回路段１３の出力ピン「１４」
を「IC１，１４」と略記する。
路段、２３はナンド回路、２４はノア回路、２５
ないし２７はアンド回路、０１，０２，０３は
夫々出力ピンを表わしている。また各ICの左辺
および右辺に「０２」，「０３」，「０４」，「０
６」，「０７」，「１２」，「１４」，「１５」として
表
示たものはICのピンであつて、以下本明細書に
おいて例えば論理回路段１３の出力ピン「１４」
を「IC１，１４」と略記する。
今仮に出力ピン０１，０２，０３のすべての出
力期待値が論理「１」となる如き１つの入力パタ
ーン（パターン番号＃ｐ）が入力された状態で、
出力ピン０１が論理「０」、出力ピン０２が論理
「０」、出力ピン０３が論理「１」となつたとす
る。即ち、出力ピン０１と０２とが出力期待値と
不一致となり、出力ピン０３が出力期待値と一致
したとする。このときにおける故障探索モードに
ついて順に説明する。
力期待値が論理「１」となる如き１つの入力パタ
ーン（パターン番号＃ｐ）が入力された状態で、
出力ピン０１が論理「０」、出力ピン０２が論理
「０」、出力ピン０３が論理「１」となつたとす
る。即ち、出力ピン０１と０２とが出力期待値と
不一致となり、出力ピン０３が出力期待値と一致
したとする。このときにおける故障探索モードに
ついて順に説明する。
(1) 上記仮定の状態は、第１図図示の試験機２を
介してデータ処理装置６に通知される。
介してデータ処理装置６に通知される。
(2) データ処理装置６は、パターン番号＃ｐの入
力パターンに対応して上記状態が生じたことを
知つており、上記通知を受けて、第３図図示の
如きパターン番号＃ｐに対応した故障明細記憶
部の内容にもとずいて、次の処理を実行する。
力パターンに対応して上記状態が生じたことを
知つており、上記通知を受けて、第３図図示の
如きパターン番号＃ｐに対応した故障明細記憶
部の内容にもとずいて、次の処理を実行する。
(3) 即ち、第３図を参照すると明瞭となる如く、
ピン名０１，０２，０３に対応して該ピンにエ
ラーを与える可能性をもつ故障番号を抽出す
る。
ピン名０１，０２，０３に対応して該ピンにエ
ラーを与える可能性をもつ故障番号を抽出す
る。
(4) そしてピン名０１に関連する故障番号１，
２，３，５とピン名０２に関連する故障
番号１，２，３，４，５とにおい
て、両異常出力ピンに共通な故障番号１，
２，3.５を抽出故障番号情報として決定す
る。
２，３，５とピン名０２に関連する故障
番号１，２，３，４，５とにおい
て、両異常出力ピンに共通な故障番号１，
２，3.５を抽出故障番号情報として決定す
る。
(5) 次に上記処理(4)によつて決定された抽出故障
番号情報１，２，３，５のうち正常出
力ピン０３に対応する故障番号５を削除し、
これを削除結果故障番号として決定する。即ち
該削除結果故障番号は１，２，３である
ことが決定される。
番号情報１，２，３，５のうち正常出
力ピン０３に対応する故障番号５を削除し、
これを削除結果故障番号として決定する。即ち
該削除結果故障番号は１，２，３である
ことが決定される。
(6) データ処理装置６は、第３図図示の故障明細
記憶部の内容にもとずいて、上記削除結果故障
番号１が原因となつているかは出力ピンIC
３，１２を調べることによつて直接チエツクで
きること、上記削除結果故障番号２が原因と
なつているかは出力ピンIC１，１４を調べる
ことによつて直接チエツクできること、上記削
除結果故障番号３が原因となつているかは出
力ピンIC２，１２を調べることによつて直接
チエツクできることを知る。
記憶部の内容にもとずいて、上記削除結果故障
番号１が原因となつているかは出力ピンIC
３，１２を調べることによつて直接チエツクで
きること、上記削除結果故障番号２が原因と
なつているかは出力ピンIC１，１４を調べる
ことによつて直接チエツクできること、上記削
除結果故障番号３が原因となつているかは出
力ピンIC２，１２を調べることによつて直接
チエツクできることを知る。
(7) 処理(6)の結果によつて、データ処理装置６は
第１図図示の試験機２に対して出力ピンIC
３，１２，IC１，１４，IC２，１２を順にチ
エツクすべきことを指示して、報告をまつ。
第１図図示の試験機２に対して出力ピンIC
３，１２，IC１，１４，IC２，１２を順にチ
エツクすべきことを指示して、報告をまつ。
(8) この結果仮に出力ピンIC３，１２の出力値
がその出力期待値「０」と不一致であつたとす
ると、上記故障原因が故障番号１にもとずい
ていることを知る。
がその出力期待値「０」と不一致であつたとす
ると、上記故障原因が故障番号１にもとずい
ていることを知る。
(9) データ処理装置６は、この結果にもとずい
て、第４図図示の如き故障内容記憶部１２を索
引し、故障番号１に対応する故障内容「LC
３の第12のピンがオープン状態」を読出して、
この旨を試験機２に通知する。
て、第４図図示の如き故障内容記憶部１２を索
引し、故障番号１に対応する故障内容「LC
３の第12のピンがオープン状態」を読出して、
この旨を試験機２に通知する。
(10) 試験機２は、これによつてデイスプレイ５上
にこの旨を表示するようにする。
にこの旨を表示するようにする。
当該表示は表示モードの下で行われる。即ち
上記故障探索モードの下で抽出された故障原因
を含む情報を出力する。
上記故障探索モードの下で抽出された故障原因
を含む情報を出力する。
以上説明した如く、本発明の場合、故障辞書９
を用意しているために、上記処理(3)ないし(5)にも
とずいて削除結果故障番号を決定すると共に、直
ちに故障原因となつているかも知れない出力ピン
を直接確めることが可能となる。このため、プロ
ーブによつて検出してゆく回数を大幅に減少せし
めることが可能となる。
を用意しているために、上記処理(3)ないし(5)にも
とずいて削除結果故障番号を決定すると共に、直
ちに故障原因となつているかも知れない出力ピン
を直接確めることが可能となる。このため、プロ
ーブによつて検出してゆく回数を大幅に減少せし
めることが可能となる。
第１図は本発明を実行する診断処理システムの
一実施例構成、第２図は論理回路試験対象の一
例、第３図は第２図図示の試験対象に対応しても
うけられる故障明細記憶部の一例、第４図は同じ
く第２図図示の試験対象に対応してもうけられる
故障内容記憶部の一例を示す。 図中、１は試験対象、２は試験機、３はプロー
バ、６は試験機制御用データ処理装置、８は記録
媒体、９は辞書、１０は入力パターン記憶部、１
１は故障明細記憶部、１２は故障内容記憶部を表
わす。
一実施例構成、第２図は論理回路試験対象の一
例、第３図は第２図図示の試験対象に対応しても
うけられる故障明細記憶部の一例、第４図は同じ
く第２図図示の試験対象に対応してもうけられる
故障内容記憶部の一例を示す。 図中、１は試験対象、２は試験機、３はプロー
バ、６は試験機制御用データ処理装置、８は記録
媒体、９は辞書、１０は入力パターン記憶部、１
１は故障明細記憶部、１２は故障内容記憶部を表
わす。
Claims (1)
- 【特許請求の範囲】 １ 論理回路試験対象に対して入力パターンを供
給する試験機、 該入力パターンに対応して上記試験対象が発す
る出力パターンを検出するプローバ、 上記試験対象に対して入力すべき複数種類の入
力パターンと該入力パターンに対応した出力期待
値とを少なくとも格納している記録媒体、 および上記試験機に対して試験時に上記試験対
象に供給すべき入力パターンを提供してゆく試験
機制御用データ処理装置をそなえ、 当該試験機制御用データ処理装置が上記記録媒
体上の上記入力パターンと上記出力期待値とを少
なくとも受取つて上記試験機に上記入力パターン
を提供し、 当該試験機が当該入力パターンを上記試験対象
に供給してゆき、 当該試験対象に供給された入力パターンに対応
して当該試験対象が発する出力パターンをチエツ
クする 論理回路診断処理方法において、 上記記録媒体は少なくとも、 上記入力パターンと該入力パターン番号とを記
憶する入力パターン記憶部、 上記入力パターン番号に対応した入力パターン
が供給されたとき上記試験対象中の予め定められ
た位置の出力ピンと該出力ピンに現われる上記出
力期待値と当該ピン上にエラーを与える可能性を
もつ故障番号候補情報群及び、所定の論理回路段
の出力ピンと、該出力ピンに現われる出力期待値
と、当該ピン上にエラーを与える可能性をもつ故
障番号候補情報群とを記憶する故障明細記憶部、 および上記故障番号候補情報と該故障番号候補
情報に対応して故障原因を指示する故障内容情報
とを記憶する故障内容記憶部 をそなえ、 上記試験機制御用データ処理装置は少なくと
も、 上記入力パターン記憶部の内容にしたがつて順
次入力パターンを提供してゆく入力パターン供給
モード、 上記故障明細記憶部の内容にしたがつて故障原
因となつている故障番号候補情報を追跡してゆく
故障探索モード、 および上記故障内容記憶部の内容にしたがつて
故障原因を表示する表示モード を夫々実行し、故障原因を探索し表示するよう
構成されてなり、 上記試験機制御用データ処理装置は、 最初に上記入パターン供給モードの下で、上記
試験機を介して入力パターンを試験対象に供給
し、 次いで故障の存在が検出された際に上記故障探
索モードの下で、上記出力期待値と異なつた出力
値をとつている１つまたは複数個の異常出力ピン
名と上記出力期待値と一致した出力値をとつてい
る１つまたは複数個の正常出力ピン名とを抽出
し、上記故障明細記憶部の内容にもとづいて、上
記すべての異常出力ピンに共通な故障番号候補情
報を抽出し、該抽出故障番号候補情報のうち上記
少なくとも１つの正常出力ピンに対応した故障番
号候補情報を削除し、残与の故障番号候補情報の
夫々について、該残与の故障番号を含む前記故障
明細記憶部中の対応する論理回路段のピンにおけ
る出力値と、出力期待値とを対比するようにし、 更に次いで上記故障探索モードが実行された際
に上記表示モードの下で、故障原因を表示する処
理を行うようにした ことを特徴とする論理回路診断処理方法。 ２ 上記試験機制御用データ処理装置は、 上記残与の故障番号候補情報の夫々に対応した
ピン名を上記プローバに指示し、 上記プローバによつて当該ピンにおける出力値
を検出せしめるようにした ことを特徴とする特許請求の範囲第１項記載の
論理回路診断処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3636477A JPS53121541A (en) | 1977-03-31 | 1977-03-31 | Logic circuit diagnosis processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3636477A JPS53121541A (en) | 1977-03-31 | 1977-03-31 | Logic circuit diagnosis processing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53121541A JPS53121541A (en) | 1978-10-24 |
| JPS6137653B2 true JPS6137653B2 (ja) | 1986-08-25 |
Family
ID=12467768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3636477A Granted JPS53121541A (en) | 1977-03-31 | 1977-03-31 | Logic circuit diagnosis processing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS53121541A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02242376A (ja) * | 1989-03-15 | 1990-09-26 | Nishimura Giken:Kk | 論理回路の作図及びシミュレーション装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5042759A (ja) * | 1973-05-28 | 1975-04-18 | ||
| JPS51138358A (en) * | 1975-05-26 | 1976-11-29 | Nec Corp | Electronic circuit testing apparatus |
-
1977
- 1977-03-31 JP JP3636477A patent/JPS53121541A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5042759A (ja) * | 1973-05-28 | 1975-04-18 | ||
| JPS51138358A (en) * | 1975-05-26 | 1976-11-29 | Nec Corp | Electronic circuit testing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53121541A (en) | 1978-10-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4242751A (en) | Automatic fault-probing method and apparatus for checking electrical circuits and the like | |
| JP2616413B2 (ja) | リペアデータの編集装置およびリペアデータの編集方法 | |
| US5515384A (en) | Method and system of fault diagnosis of application specific electronic circuits | |
| KR910009009B1 (ko) | 전자회로의 고장 진단 방법 및 장치 | |
| US6047293A (en) | System for storing and searching named device parameter data in a test system for testing an integrated circuit | |
| US4183459A (en) | Tester for microprocessor-based systems | |
| JPH0526214B2 (ja) | ||
| US3916178A (en) | Apparatus and method for two controller diagnostic and verification procedures in a data processing unit | |
| US4972414A (en) | Method and apparatus for detecting oscillator stuck faults in a level sensitive scan design (LSSD) system | |
| JPH0314033A (ja) | マイクロプロセッサ比較チェック機能の検査方式 | |
| KR940002904B1 (ko) | 데이타 처리 시스템 및 이 시스템에 있어서의 다수 메모리 어레이 테스팅 방법 | |
| JPS6137653B2 (ja) | ||
| US5898705A (en) | Method for detecting bus shorts in semiconductor devices | |
| JPS60239836A (ja) | 論理回路の故障診断方式 | |
| JP2837703B2 (ja) | 故障診断装置 | |
| WO1981000475A1 (en) | Testor for microprocessor-based systems | |
| JPH01155452A (ja) | データ処理システムの接続確認方式 | |
| JPS6041774B2 (ja) | 論理回路パツケージ | |
| CA1079860A (en) | Automatic fault-probing method and apparatus for checking electrical circuits and the like | |
| JPS602699B2 (ja) | 情報処理装置 | |
| JPS62260234A (ja) | 故障診断装置 | |
| JPH0997194A (ja) | フェイルメモリのデータ取得装置 | |
| JPS6228873B2 (ja) | ||
| JPH0492927A (ja) | 異常診断装置 | |
| JPH0381107B2 (ja) |