JPS6136258B2 - - Google Patents
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- JPS6136258B2 JPS6136258B2 JP53133415A JP13341578A JPS6136258B2 JP S6136258 B2 JPS6136258 B2 JP S6136258B2 JP 53133415 A JP53133415 A JP 53133415A JP 13341578 A JP13341578 A JP 13341578A JP S6136258 B2 JPS6136258 B2 JP S6136258B2
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- Japan
- Prior art keywords
- parity
- parity bit
- register
- bits
- calculation
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- Expired
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- 238000010187 selection method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置における二重化論理回
路の誤り検出装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an error detection device for a duplex logic circuit in a data processing device.
従来の二重化論理回路の誤り検出方法において
は、第１図に示すように二重化された加算器３と
加算器４とのうち加算器３の出力は結果のデータ
ビツトとして、加算器４の出力はパリテイ発生回
路９を介して前記データビツトに対するパリテイ
ビツトとしてそれぞれレジスタ６へセツトされ、
該レジスタ６の出力は既知のパリテイチエツク手
段によりチエツクされ、前記二重化論理回路の誤
り検出を行われている。しかし、第１図のブロツ
ク図からにわかるようにパリテイ発生回路９が二
重化論理回路３および４と直列に接続されている
ため、結果を保持するレジスタに到達する遅延時
間がパリテイビツトはデータビツトより遅れるた
めマジンサイクルが遅延される要因となる欠点が
ある。 In the conventional error detection method for a duplexed logic circuit, as shown in FIG. are set in the registers 6 as parity bits for the data bits through the parity generation circuit 9,
The output of the register 6 is checked by known parity checking means to detect errors in the duplex logic circuit. However, as can be seen from the block diagram in Figure 1, since the parity generation circuit 9 is connected in series with the duplex logic circuits 3 and 4, the delay time for the parity bit to reach the register that holds the result is delayed from the data bit. Therefore, there is a drawback that the magic cycle is delayed.
本発明の目的は上述の従来の欠点を除去した誤
り検出装置を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide an error detection device that eliminates the above-mentioned conventional drawbacks.
本発明の装置は、データビツトとパリテイビツ
トとからなる予め定めたビツト数の第１のデータ
のデータビツトおよびデータビツトとパリテイビ
ツトとからなる予め定めたビツト数の第２のデー
タのデータビツトを演算する第１の演算手段およ
び第２の演算手段と、
これら第１の演算手段および第２の演算手段か
らの演算結果を格納する演算結果格納手段と、こ
の演算結果格納手段から出力される前記第１の演
算手段での演算結果に基づいてパリテイビツトを
発生する第１のパリテイビツト発生手段と、前記
演算結果格納手段から出力される前記第２の演算
手段での演算結果に基づいてパリテイビツトを発
生する第２のパリテイビツト発生手段と、
前記第１のパリテイビツト発生手段からのパリ
テイビツトおよび前記第２のパリテイビツト発生
手段からのパリテイビツトが、一致するか否かを
検出する検出手段とを含む。 The device of the present invention calculates a predetermined number of first data data bits consisting of data bits and parity bits and a predetermined number of second data data bits consisting of data bits and parity bits. a first arithmetic means and a second arithmetic means; an arithmetic result storage means for storing the arithmetic results from the first arithmetic means and the second arithmetic means; a first parity bit generation means for generating a parity bit based on the calculation result of the calculation means; and a second parity bit generation means for generating a parity bit based on the calculation result of the second calculation means outputted from the calculation result storage means. parity bit generating means; and detecting means for detecting whether the parity bit from the first parity bit generating means and the parity bit from the second parity bit generating means match.
次に本発明の一実施例について第２図を参照し
て詳細に説明する。第２図に示した本発明の２進
加算を遂行する装置は、パリテイビツトＰを付加
したオペランド１およびオペランド２をそれぞれ
格納する第１のレジスタ１および第２のレジスタ
２、第１のレジスタ１と第２のレジスタ２のデー
タビツト出力は母線２１および２２を介して第１
の加算器３および第２の加算器４へ与えられる。
このとき両加算器３および４へはパリテイビツト
が与えられないのでパリテイチエツク回路５で加
算器３および４への入力データの正当性をチエツ
クする。加算結果は母線２５および２６を介して
結果保持用レジスタ６およびパリテイ発生用レジ
スタ７に与えられる。パリテイ発生用レジスタ７
はパリテイビツトを格納するフイールドを有しな
いが結果保持用レジスタ６は他の論理回路と接続
関係を有するためにパリテイビツトＰを格納する
フイールドを有する。ゆえに母線２５を介して与
えられる加算結果がレジスタ６に格納されている
ときは、パリテイビツトを強制的にゼロに設定し
第１の加算器３と第２の加算器４との正当性チエ
ツクを可能にする。 Next, one embodiment of the present invention will be described in detail with reference to FIG. The apparatus for performing binary addition of the present invention shown in FIG. The data bit output of the second register 2 is connected to the first register via buses 21 and 22.
is applied to the adder 3 and the second adder 4.
At this time, since no parity bit is given to both adders 3 and 4, parity check circuit 5 checks the validity of the input data to adders 3 and 4. The addition result is applied to result holding register 6 and parity generation register 7 via buses 25 and 26. Parity generation register 7
does not have a field for storing a parity bit, but the result holding register 6 has a field for storing a parity bit P because it has a connection relationship with other logic circuits. Therefore, when the addition result given via the bus 25 is stored in the register 6, the parity bit is forcibly set to zero, making it possible to check the validity of the first adder 3 and the second adder 4. Make it.
次に格納保持用レジスタ６に格納された加算結
果の誤り検出法について説明する。 Next, a method for detecting errors in the addition result stored in the storage/holding register 6 will be explained.
パリテイビツトをゼロにされた第１の加算器３
の結果を保持する格納保持用レジスタ６出力のデ
ータビツトが母線２７を介して、またパリテイビ
ツトが母線２８を介してパリテイ発生回路８へ送
られ、該パリテイ発生回路８で作成されたパリテ
イが母線２９を介してパリテイ不一致検出回路１
０へ供給される。一方第２の加算器４の結果を保
持するパリテイ発生用レジスタ７の出力が母線３
０を介してパリテイ発生回路９へ送られ、該パリ
テイ発生回路９で作成されたパリテイが母線３１
を介して、前記パリテイ不一致検出回路１０へ供
給され、前記パリテイ発生回路８で作成されたパ
リテイビツトとの一致がチエツクされ、不一致の
ときエラーであることが母線３２を介して報告さ
れる。ただし、前記パリテイ不一致検出回路１０
からの不一致信号３２が有効となるのは、格納保
持用レジスタ６へのセツト信号３５の１クロツク
遅延フリツプフロツプ１４がオンのときのみで、
該遅延フリツプフロツプ１４の出力が母線３６を
介してエラー信号選択回路１３に供給され、母線
３２からのエラー信号が選択される。前記遅延フ
リツプフロツプ１４がオフのとき、すなわち格納
保持用レジスタ６の内容がパリテイビツトを含め
て保証されているときは、パリテイ発生回路８で
チエツクされた結果のエラー信号が母線２９を介
してエラー信号選択回路１３に供給されて選択さ
れる。従つて、誤り検出のためのパリテイ発生回
路８やパリテイチエツク回路１０がマシンサイク
ル（クロツク）を決定するうえで影響のない場所
へ設置することができる。すなわち、主データパ
ス上に存在しないのでマシンサイクル（クロツ
ク）を速くすることが可能となり性能向上に寄与
できる。 First adder 3 with parity bit set to zero
The data bits output from the storage/holding register 6 that holds the results of the above are sent to the parity generation circuit 8 via the bus 27, and the parity bits are sent to the parity generation circuit 8 via the bus 28. Parity mismatch detection circuit 1 through
0. On the other hand, the output of the parity generation register 7 that holds the result of the second adder 4 is
0 to the parity generation circuit 9, and the parity generated by the parity generation circuit 9 is sent to the bus line 31.
The bits are supplied to the parity mismatch detection circuit 10 via the parity generating circuit 8 and checked for coincidence with the parity bits generated by the parity generation circuit 8, and when they do not match, an error is reported via the bus 32. However, the parity mismatch detection circuit 10
The mismatch signal 32 from the register 6 becomes valid only when the flip-flop 14, which delays the set signal 35 to the storage/holding register 6 by one clock, is on.
The output of the delay flip-flop 14 is supplied to the error signal selection circuit 13 via the bus 36, and the error signal from the bus 32 is selected. When the delay flip-flop 14 is off, that is, when the contents of the storage and holding register 6 are guaranteed including the parity bit, the error signal checked by the parity generation circuit 8 is sent to the error signal selection via the bus 29. It is supplied to the circuit 13 and selected. Therefore, the parity generation circuit 8 and parity check circuit 10 for detecting errors can be installed at a location where they will not affect the determination of the machine cycle (clock). That is, since it does not exist on the main data path, it is possible to speed up the machine cycle (clock), contributing to improved performance.
次に格納保持用レジスタ６に設定された加算結
果のパリテイビツトの書替え動作について説明す
る。第１のレジスタ１から格納保持用レジスタ
６、第２のレジスタ２から格納保持用レジスタ６
および第１の加算器３から格納保持用レジスタ６
への３種のセツト信号が母線３３，３４および３
５を介し、また遅延フリツプフロツプ１４からの
出力が母線３６を介して格納保持用レジスタパリ
テイ書替制御回路１５へ送られ、該格納保持用レ
ジスタパリテイ書替制御回路１５で格納保持用レ
ジスタ６のパリテイビツトが無効で、かつ、続い
て格納保持用レジスタ６へのセツト指示がないこ
とを判定したらパリテイ発生回路９の出力母線３
１を入力パリテイ選択回路１２で選択し、かつ格
納保持用レジスタ６のパリテイビツトを書替える
ために母線３７を介して前記入力パリテイ選択回
路１２および格納保持用レジスタ６へ制御信号を
供給し、格納保持用レジスタ６のパリテイビツト
を書替え、有効とする。 Next, the operation of rewriting the parity bit of the addition result set in the storage/holding register 6 will be explained. First register 1 to storage/holding register 6, second register 2 to storage/holding register 6
and the storage holding register 6 from the first adder 3
Three set signals to buses 33, 34 and 3
5, and the output from the delay flip-flop 14 is sent to the storage/holding register parity rewrite control circuit 15 via the bus 36. When it is determined that the parity bit is invalid and that there is no subsequent set instruction to the storage/holding register 6, the output bus 3 of the parity generation circuit 9 is
1 is selected by the input parity selection circuit 12, and a control signal is supplied to the input parity selection circuit 12 and the storage and holding register 6 via the bus 37 in order to rewrite the parity bit of the storage and holding register 6. The parity bit of register 6 is rewritten and made valid.
さらに、格納保持用レジスタ６のデータを他の
論理回路へ供給するためのパリテイビツトの送出
法について説明する。格納保持用レジスタ６のパ
リテイビツトが無効なときはパリテイ発生回路９
から母線３１を介して与えられる出力を、有効な
ときは前記格納保持用レジスタ６から母線２８を
介して与えられるパリテイビツト出力をそれぞれ
出力パリテイ選択回路１１から出力する。選択法
は前記エラー信号選択回路１３と同様で遅延フリ
ツプフロツプ１４のオン／オフ状態により行な
う。 Furthermore, a method for transmitting parity bits for supplying data in the storage/holding register 6 to other logic circuits will be explained. When the parity bit of the storage/holding register 6 is invalid, the parity generation circuit 9
The output parity selection circuit 11 outputs the output given from the storage/holding register 6 via the bus 31, and when valid, the parity bit output given from the storage/holding register 6 via the bus 28. The selection method is similar to that of the error signal selection circuit 13, and is performed by the on/off state of the delay flip-flop 14.
本発明には、二重化論理回路の一方に直列にパ
リテイ発生回路を設ける必要をなくし、マシンサ
イクルの高速化を計りシステム性能を向上させる
という効果がある。 The present invention has the effect of eliminating the need to provide a parity generation circuit in series with one of the duplex logic circuits, speeding up machine cycles, and improving system performance.
第１図は従来技術における二重化論理回路の誤
り検出ブロツク図および第２図は本発明の一実施
例を示すブロツク図である。
第１図および第２図において、１…第１のレジ
スタ、２…第２のレジスタ、３…第１の加算器、
４…第２の加算器、５…パリテイチエツク回路、
６…格納保持用レジスタ、７…パリテイ発生用レ
ジスタ、８…パリテイ発生回路、９…パリテイ発
生回路、１０…パリテイ不一致検出回路、１１…
出力パリテイ選択回路、１２…入力パリテイ選択
回路、１３…エラー信号選択回路、１４…遅延フ
リツプフロツプ、１５…格納保持用レジスタパリ
テイ書替制御回路。
FIG. 1 is a block diagram of error detection in a duplex logic circuit in the prior art, and FIG. 2 is a block diagram showing an embodiment of the present invention. 1 and 2, 1...first register, 2...second register, 3...first adder,
4... Second adder, 5... Parity check circuit,
6... Register for storage and holding, 7... Register for parity generation, 8... Parity generation circuit, 9... Parity generation circuit, 10... Parity mismatch detection circuit, 11...
Output parity selection circuit, 12... Input parity selection circuit, 13... Error signal selection circuit, 14... Delay flip-flop, 15... Register parity rewrite control circuit for storage and holding.
Claims (1)
め定めたビツト数の第１のデータのデータビツト
およびデータビツトとパリテイビツトとからなる
予め定めたビツト数の第２のデータのデータビツ
トとを演算する第１の演算手段および第２の演算
手段と、 これら第１の演算手段および第２の演算手段か
らの演算結果を格納する演算結果格納手段と、 この演算結果格納手段から出力される前記第１
の演算手段での演算結果に基づいてパリテイビツ
トを発生する第１のパリテイビツト発生手段と、 前記演算結果格納手段から出力される前記第２
の演算手段での演算結果に基づいてパリテイビツ
トを発生する第２のパリテイビツト発生手段と、 前記第１のパリテイビツト発生手段からのパリ
テイビツトおよび前記第２のパリテイビツト発生
手段からのパリテイビツトが一致するか否かを検
出する検出手段とを含むことを特徴とする誤り検
出装置。[Scope of Claims] 1. Data bits of first data consisting of a predetermined number of bits consisting of data bits and parity bits, and data bits of second data consisting of a predetermined number of bits consisting of data bits and parity bits. a first calculation means and a second calculation means for calculating; a calculation result storage means for storing the calculation results from the first calculation means and the second calculation means; 1st
a first parity bit generation means for generating a parity bit based on the calculation result of the calculation means; and a second parity bit outputted from the calculation result storage means.
a second parity bit generation means that generates a parity bit based on the calculation result of the calculation means; and a second parity bit generation means that determines whether or not the parity bit from the first parity bit generation means and the parity bit from the second parity bit generation means match. An error detection device comprising: a detection means for detecting an error.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13341578A JPS5559563A (en) | 1978-10-30 | 1978-10-30 | Error detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13341578A JPS5559563A (en) | 1978-10-30 | 1978-10-30 | Error detector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5559563A JPS5559563A (en) | 1980-05-06 |
| JPS6136258B2 true JPS6136258B2 (en) | 1986-08-18 |
Family
ID=15104228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13341578A Granted JPS5559563A (en) | 1978-10-30 | 1978-10-30 | Error detector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5559563A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5494851A (en) * | 1978-01-10 | 1979-07-26 | Nec Corp | Data processor |
| JPS5916303A (en) * | 1982-07-19 | 1984-01-27 | 松下冷機株式会社 | Method of producing semiconductor porcelain material |
-
1978
- 1978-10-30 JP JP13341578A patent/JPS5559563A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5494851A (en) * | 1978-01-10 | 1979-07-26 | Nec Corp | Data processor |
| JPS5916303A (en) * | 1982-07-19 | 1984-01-27 | 松下冷機株式会社 | Method of producing semiconductor porcelain material |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5559563A (en) | 1980-05-06 |
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