JPH01194035A - Address parity checking system for information processor - Google Patents
Address parity checking system for information processorInfo
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- JPH01194035A JPH01194035A JP63019046A JP1904688A JPH01194035A JP H01194035 A JPH01194035 A JP H01194035A JP 63019046 A JP63019046 A JP 63019046A JP 1904688 A JP1904688 A JP 1904688A JP H01194035 A JPH01194035 A JP H01194035A
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- address
- address data
- parity
- selector
- storage device
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- 230000000694 effects Effects 0.000 description 2
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- Detection And Correction Of Errors (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、複数のアドレスデータのいずれか一つを選
択するアドレスセレクタと、このアドレスセレクタによ
って選択されたアドレスデータを取込んで処理する制御
記憶装置とを備えた情報処理装置に係り、特に、選択さ
れたアドレスデータに対応するアドレスパリティを生成
して誤り検出を行うアドレスパリティチェック方式に関
するものである。Detailed Description of the Invention (Field of Industrial Application) The present invention provides an address selector that selects one of a plurality of address data, and a control that takes in and processes the address data selected by the address selector. The present invention relates to an information processing apparatus equipped with a storage device, and particularly relates to an address parity check method for detecting errors by generating address parity corresponding to selected address data.
第２図はこの種のパリティチエツクを行う従来の情報処
理装置の構成を示すブロック図である。FIG. 2 is a block diagram showing the configuration of a conventional information processing device that performs this type of parity check.
同図において、（１）〜（４）はアドレスデータ、（５
）はこれらのアドレスデータを入力し、このうちのいず
れか一つを選択して出力するアドレスセレクタ、（６）
は選択されたアドレスデータを取込んで処理する制御記
憶装置、（７）〜（１０）はアドレスデータ（１）〜（
４）にそれぞれ対応するアドレスパリティを生成するパ
リティ生成回路、（１１）はアドレスセレクタ（５）が
選択したアドレスデータに対応するアドレスパリティを
選択するアドレスパリティセレクタ、（１２）はアドレ
スセレクタ（５）によって選択されたアドレスデータと
アドレスパリティセレクタによって選択されたアドレス
パリティとを突合わせてアドレスデータのエラーを検圧
してアドレスパリティエラー信号（１３）を出力するア
ドレスパリティエラー検出回路である。In the figure, (1) to (4) are address data, (5
) is an address selector that inputs these address data and selects and outputs one of them, (6)
is a control storage device that takes in and processes selected address data, (7) to (10) are address data (1) to (
(11) is an address parity selector that selects the address parity corresponding to the address data selected by the address selector (5), and (12) is the address selector (5). The address parity error detection circuit compares the address data selected by the address parity selector with the address parity selected by the address parity selector to detect errors in the address data and outputs an address parity error signal (13).
次に動作について説明する。アドレスデータ（１）〜（
４）がアドレスセレクタ（５）に入力される。アドレス
セレクタ（５）かこれらのアドレスデータから指定され
た一つを選択して制御記憶装置（６）に加える。一方、
アドレスデータ（１）〜（４）はそれぞれパリティ生成
回路（７）〜（１０）にも加えられ、アドレスデータに
対応するアドレスパリティが生成される。アドレスパリ
ティセレクタ（１１）はアドレスセレクタ（５）が選択
したアドレスデータに対応するアドレスパリティを選択
出力する。そこで、アドレスパリティエラー検出回路（
１２）は制御記憶装置（６）に加えられるアドレスデー
タとアドレスパリティセレクタ（１１）によって選択さ
れたアドレスパリティとを突合わせてアドレスデータの
エラーをチエツクし、エラーがあったときにアドレスパ
リティエラー信号（１３）を出力する。Next, the operation will be explained. Address data (1) ~ (
4) is input to the address selector (5). The address selector (5) selects one of these address data and adds it to the control storage device (6). on the other hand,
Address data (1) to (4) are also applied to parity generation circuits (7) to (10), respectively, to generate address parity corresponding to the address data. The address parity selector (11) selects and outputs the address parity corresponding to the address data selected by the address selector (5). Therefore, the address parity error detection circuit (
12) checks for errors in the address data by comparing the address data added to the control storage device (6) with the address parity selected by the address parity selector (11), and issues an address parity error signal when an error occurs. (13) is output.
上記従来のアドレスパリティチェック方式を採用した情
報処理装置にあっては、アドレスデータ毎にパリティ生
成回路を設けなければならず、ハードウェア量が増大し
て構成が複雑化すると同時に、信頼性が低下するという
課題があった。In information processing devices that adopt the conventional address parity check method described above, a parity generation circuit must be provided for each address data, which increases the amount of hardware, complicates the configuration, and reduces reliability. There was an issue of doing so.
この発明は上記の課題を解決するためになされたもので
、アドレスデータのエラー検出のためのハードウェア量
を低減し、これによって構成の簡易化および信頼性の向
上を図ることのできる情報処理装置のアドレスパリティ
チェック方式を提供することを目的とする。This invention was made to solve the above problems, and is an information processing device that can reduce the amount of hardware for detecting errors in address data, thereby simplifying the configuration and improving reliability. The purpose is to provide an address parity check method for
この発明に係る情報処理装置のアドレスパリティチェッ
ク方式は、アドレスセレクタに加えられるアドレスデー
タにそれぞれ対応するアドレスパリティ情報を制御記憶
装置に格納しておき、アドレスセレクタによって選択さ
れたアドレスデータと、このアドレスデータに対応する
パリティ情報とを比較してアドレスデータのエラーを検
出するものである。In the address parity check method for an information processing device according to the present invention, address parity information corresponding to each address data added to an address selector is stored in a control storage device, and address data selected by the address selector and this address Errors in address data are detected by comparing the data with parity information corresponding to the data.
この発明においては、制御記憶装置にパリティ情報を格
納し、この制御記憶装置に取込まれるアドレスデータと
、内部に格納されたパリティ情報とを比較してアドレス
データのエラーを検出するので、従来方式でアドレスデ
ータ数だけ必要としたアドレスパリティ生成回路が不要
化され、この結果、アドレスデータのエラー検出のため
のハードウェア量を低減し得、これによって構成の簡易
化および信頼性向上が図られる。In this invention, parity information is stored in a control storage device, and address data taken into this control storage device is compared with parity information stored internally to detect errors in the address data. The address parity generation circuit required for the number of address data is eliminated, and as a result, the amount of hardware for detecting errors in address data can be reduced, thereby simplifying the configuration and improving reliability.
第１図はこの発明を実施する装置の構成例であり、図中
、第２図と同一の符号を付したものはそれぞれ同一の要
素を示している。そして、第２図中のアドレスパリティ
生成回路（７）〜（１０）およびアドレスパリティセレ
クタ（１１）を除去し、その代わりに制御記憶装置（６
）にアドレスパリティビット情報を記憶させ、アドレス
セレクタ（５）で選択されたアドレスデータと、制御記
憶装置（６）から読出されたアドレスパリティ情報（１
４）とをアドレスパリティエラー検出回路（１２）に加
えるようになっている。FIG. 1 shows an example of the configuration of an apparatus for carrying out the present invention, and in the figure, the same reference numerals as in FIG. 2 indicate the same elements. Then, the address parity generation circuits (7) to (10) and the address parity selector (11) in FIG. 2 are removed, and the control storage device (6) is replaced instead.
), and the address data selected by the address selector (5) and the address parity information (1) read from the control storage device (6) are stored in the address parity bit information (1).
4) is added to the address parity error detection circuit (12).
次に動作について説明する。アドレスデータ（１）〜（
４）のうちのいずれか一つがアドレスセレクタ（５）に
よって選択され、制御記憶装置（６）と、アドレスパリ
ティエラー検出回路（１２）に供給される。この時、制
御記憶装置（６）に予め格納されていたパリティ情報の
うち、この制御記憶装置（６）に供給されたアドレスデ
ータに対応するパリティ情報（１４）が特定のビットか
ら読出されてアドレスパリティエラー検出回路（１２）
に供給される。Next, the operation will be explained. Address data (1) ~ (
4) is selected by the address selector (5) and supplied to the control storage device (6) and the address parity error detection circuit (12). At this time, parity information (14) corresponding to the address data supplied to this control storage device (6) is read out from a specific bit among the parity information previously stored in the control storage device (6), and the parity information (14) corresponding to the address data supplied to the control storage device (6) is read out from the Parity error detection circuit (12)
is supplied to
そこで、アドレスパリティエラー検出回路（１２）は、
制御記憶装置（６）のアドレスデータと、そのアドレス
から読出されたパリティ情報とをもとにしてアドレスデ
ータのエラーを検出して、アドレスパリティエラー信号
（１３）を出力する。Therefore, the address parity error detection circuit (12)
An error in the address data is detected based on the address data in the control storage device (6) and the parity information read from the address, and an address parity error signal (13) is output.
なお、上記実施例では制御記憶装置（６）を備えた情報
処理装置について説明したが、制御記憶装置の代わりに
スクラッチメモリを備える情報処理装置にあっては、ア
ドレスパリティエラー検出回路（ア）をアドレスパリテ
ィ生成回路と兼用し、スクラッチメモリに対するデータ
格納時に、アドレスパリティ情報を格納するように構成
すればよい。In the above embodiment, an information processing apparatus equipped with a control storage device (6) has been described, but in an information processing apparatus equipped with a scratch memory instead of a control storage device, an address parity error detection circuit (a) can be used. It may be configured so that it is also used as an address parity generation circuit and stores address parity information when data is stored in the scratch memory.
（発明の効果）
以上の説明によって明らかなように、この発明によれば
、制御記憶装置にパリティ情報を格納してアドレスデー
タのエラーを検出するので、従来装置で用いたアドレス
パリティ生成回路が不要化されてハードウェア量が著し
く低減され、これによって構成の簡易化および信頼性の
向上が図られる他、装置コストをも低廉化できるという
効果が得られる。(Effects of the Invention) As is clear from the above explanation, according to the present invention, errors in address data are detected by storing parity information in the control storage device, so the address parity generation circuit used in the conventional device is unnecessary. As a result, the amount of hardware is significantly reduced, which not only simplifies the configuration and improves reliability, but also reduces the cost of the device.
第１図はこの発明を実施するための装置の構成例を示す
ブロック図、第２図は従来の情報処理装置の構成を示す
ブロック図である。
（５）ニアドレスセレクタ、（６）・制御記憶装置、（
１２） ニアドレスパリティエラー検出回路、（１４）
：バリティ情報。
なお、各図中、同一符号は同一または相当部分を示す。FIG. 1 is a block diagram showing an example of the configuration of an apparatus for implementing the present invention, and FIG. 2 is a block diagram showing the configuration of a conventional information processing apparatus. (5) Near address selector, (6) Control storage device, (
12) Near address parity error detection circuit, (14)
:Barity information. In each figure, the same reference numerals indicate the same or corresponding parts.
Claims (1)
レスセレクタと、このアドレスセレクタによって選択さ
れた前記アドレスデータを取込んで処理する制御記憶装
置とを備えた情報処理装置において、前記アドレスデー
タにそれぞれ対応するアドレスパリティ情報を前記制御
記憶装置に格納し、前記アドレスセレクタによって選択
された前記アドレスデータと、このアドレスデータに対
応する前記パリティ情報とを突合わせて選択された前記
アドレスデータのエラーを検出することを特徴とする情
報処理装置のアドレスパリティチェック方式。An information processing device including an address selector that selects one of a plurality of address data, and a control storage device that takes in and processes the address data selected by the address selector, each of which corresponds to the address data. storing address parity information in the control storage device, and comparing the address data selected by the address selector with the parity information corresponding to the address data to detect an error in the selected address data. An address parity check method for an information processing device, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019046A JPH01194035A (en) | 1988-01-29 | 1988-01-29 | Address parity checking system for information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63019046A JPH01194035A (en) | 1988-01-29 | 1988-01-29 | Address parity checking system for information processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01194035A true JPH01194035A (en) | 1989-08-04 |
Family
ID=11988477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63019046A Pending JPH01194035A (en) | 1988-01-29 | 1988-01-29 | Address parity checking system for information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01194035A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6742159B2 (en) | 2000-06-22 | 2004-05-25 | Fujitsu Limited | Address parity error processing method, and apparatus and storage for the method |
-
1988
- 1988-01-29 JP JP63019046A patent/JPH01194035A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6742159B2 (en) | 2000-06-22 | 2004-05-25 | Fujitsu Limited | Address parity error processing method, and apparatus and storage for the method |
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