JPS6133002A - 掛算器 - Google Patents
掛算器Info
- Publication number
- JPS6133002A JPS6133002A JP15792984A JP15792984A JPS6133002A JP S6133002 A JPS6133002 A JP S6133002A JP 15792984 A JP15792984 A JP 15792984A JP 15792984 A JP15792984 A JP 15792984A JP S6133002 A JPS6133002 A JP S6133002A
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- JP
- Japan
- Prior art keywords
- multiplier
- differential transistor
- constant current
- transistor
- current source
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、141算器に関するものである。
従来この種の装置として第1図に示すものがあった。図
において、1は入力端子、2は入力端子lからの信号を
入力とする位相器、3は入力端子1からの入力信号と位
相器2の出力信号とを打)算出力する掛算器、4はJl
l算器3の出力の振幅を減衰さ・Uる減衰器、5は減衰
器4の減衰量を制御するだめの制御信号入力端子、6は
出力端子である。
において、1は入力端子、2は入力端子lからの信号を
入力とする位相器、3は入力端子1からの入力信号と位
相器2の出力信号とを打)算出力する掛算器、4はJl
l算器3の出力の振幅を減衰さ・Uる減衰器、5は減衰
器4の減衰量を制御するだめの制御信号入力端子、6は
出力端子である。
次に動作について説明する。
例えば、テレビやFMラジオのFM検波を−4る場合に
おい゛C1入力端子Iにリミッタアンプ等で振幅制限さ
れたFM信号が入力されると、その信号は1JIW器3
の1つの入力端子に入力されるとともに、位相器2に入
力される。位相器2は入力信号の周波数に対応して線形
に位相を変化さ−Uる。
おい゛C1入力端子Iにリミッタアンプ等で振幅制限さ
れたFM信号が入力されると、その信号は1JIW器3
の1つの入力端子に入力されるとともに、位相器2に入
力される。位相器2は入力信号の周波数に対応して線形
に位相を変化さ−Uる。
位相器2を出た信号は掛算器3の他方の入力端子に加え
られ、そこで入力端子1からの信号と位相器2からの信
号とが掛算され、これによりFM検波が行なわれる。F
M検波された音声信号は掛算器3から減衰器4に入力さ
れ、そこで制御入力端子5に加えられる電圧に対応して
減衰された後、出力端子6に出力される。
られ、そこで入力端子1からの信号と位相器2からの信
号とが掛算され、これによりFM検波が行なわれる。F
M検波された音声信号は掛算器3から減衰器4に入力さ
れ、そこで制御入力端子5に加えられる電圧に対応して
減衰された後、出力端子6に出力される。
従来の掛算器は以−にのように構成されており、掛算器
と減衰器とを別々に設けていたので、構成素子数が多く
、又減衰量を最大にして出力信号を絞り込んでも、1卦
算器や減衰器に流れる回路電流は変らず、省電力の面で
不利であった。
と減衰器とを別々に設けていたので、構成素子数が多く
、又減衰量を最大にして出力信号を絞り込んでも、1卦
算器や減衰器に流れる回路電流は変らず、省電力の面で
不利であった。
〔発明の概要〕
この発明は以」二のような従来の問題点に鑑みてなされ
たもので、掛算器内の回路電流を外部から増減調整して
掛算出力の振幅自体を制御することにより、構成素子を
大幅に減少でき、又省電力化を実現できる掛算器を提供
することを目的とし一ζいる。
たもので、掛算器内の回路電流を外部から増減調整して
掛算出力の振幅自体を制御することにより、構成素子を
大幅に減少でき、又省電力化を実現できる掛算器を提供
することを目的とし一ζいる。
以下、本発明の実施例を図について説明する。
第2図及び第3図は本発明の一実施例による掛算器を示
す。第2図において、第1図と同一符号は同図と同一符
号を示し、26は掛算器、27はコンダクタンスを決定
している定電流値が可変な定電流源を有しコンダクタン
スに応じた減*量で2つの入力を掛算出力する掛算器本
体、28は上記定電流源の定電流値を変化させる調整手
段である。
す。第2図において、第1図と同一符号は同図と同一符
号を示し、26は掛算器、27はコンダクタンスを決定
している定電流値が可変な定電流源を有しコンダクタン
スに応じた減*量で2つの入力を掛算出力する掛算器本
体、28は上記定電流源の定電流値を変化させる調整手
段である。
また第3図は」ニ記掛算器26のより具体的な構成を示
し、図において、9.10はエミッタがノ(通接続され
た第1の差動トランジスタ対で、1〜ランジスタ9のヘ
−スには入力端子1が接続され、該ベースは抵抗19を
介し゛ζ定電圧#15に接続され、そのコレクタは出力
手段22を介して定電圧源14に接続され゛(いる。1
).12は上ミッタが共通接続された第2の差動トラン
ジスタ対で、トランジスタ1)のコレクタは1−ランジ
スタ9のコレクタに、ベースはトランジスタ10のベー
スに接続され、l・ランジスタ10,1)の共通ベース
は抵抗18を介して定電圧源15に接続され、トランジ
スタ12のコレクタは出力手段23を介して定電圧源1
4に接続されるとともに、トランジスタ10のコレクタ
に接続され、その共通コレクタは出力端子6に接続され
、又トランジスタ12のヘ−スは入力端子1に接続され
ている。7゜8はエミッタが共通接続された第3の差動
I−ランジスタ対で、各トランジスタ対7,8のコレク
タは第1.第2の差動トランジスタ対9..10.1)
.12の共通エミッタに接続され、トランジスタフのベ
ースは位相器2の出力に、1ランジスタ8のヘ−スは抵
抗2Iを介して定電圧源1Gに接続されている。13は
第3の差動トランジスタ対7.8の共通エミッタとアー
ス間に抵抗17を介して接続され、コンダクタンスを決
定している一1ニジ友 記定電圧源であるトランジスタ、20は位相器2の出力
と定電梳源16との間に接続された抵抗ごある。
し、図において、9.10はエミッタがノ(通接続され
た第1の差動トランジスタ対で、1〜ランジスタ9のヘ
−スには入力端子1が接続され、該ベースは抵抗19を
介し゛ζ定電圧#15に接続され、そのコレクタは出力
手段22を介して定電圧源14に接続され゛(いる。1
).12は上ミッタが共通接続された第2の差動トラン
ジスタ対で、トランジスタ1)のコレクタは1−ランジ
スタ9のコレクタに、ベースはトランジスタ10のベー
スに接続され、l・ランジスタ10,1)の共通ベース
は抵抗18を介して定電圧源15に接続され、トランジ
スタ12のコレクタは出力手段23を介して定電圧源1
4に接続されるとともに、トランジスタ10のコレクタ
に接続され、その共通コレクタは出力端子6に接続され
、又トランジスタ12のヘ−スは入力端子1に接続され
ている。7゜8はエミッタが共通接続された第3の差動
I−ランジスタ対で、各トランジスタ対7,8のコレク
タは第1.第2の差動トランジスタ対9..10.1)
.12の共通エミッタに接続され、トランジスタフのベ
ースは位相器2の出力に、1ランジスタ8のヘ−スは抵
抗2Iを介して定電圧源1Gに接続されている。13は
第3の差動トランジスタ対7.8の共通エミッタとアー
ス間に抵抗17を介して接続され、コンダクタンスを決
定している一1ニジ友 記定電圧源であるトランジスタ、20は位相器2の出力
と定電梳源16との間に接続された抵抗ごある。
また24は中間タップがトランジスタ13の−・−スに
接続された可変抵抗器、25はバイアスである。
接続された可変抵抗器、25はバイアスである。
次に作用について説明する。
、入力端子1より入力された信号は第1.第2の差動ト
ランジスタ対を構成するトランジスタ9゜12のベース
に印加され、一方、位相器2を迫った信号は第3の差動
トランジスタ対を構成する(・ランジスタフのベースに
印加される。この2つの信号はダブルバランスを形成す
る3つの差動トランジスタ対によってIJI算され、出
力手段22,23により出力端子6に出力される。入力
端子Iより入る信号がFM信号の場合、出力端子6には
検波出力が出力される。
ランジスタ対を構成するトランジスタ9゜12のベース
に印加され、一方、位相器2を迫った信号は第3の差動
トランジスタ対を構成する(・ランジスタフのベースに
印加される。この2つの信号はダブルバランスを形成す
る3つの差動トランジスタ対によってIJI算され、出
力手段22,23により出力端子6に出力される。入力
端子Iより入る信号がFM信号の場合、出力端子6には
検波出力が出力される。
また1−ランジスタ13は、そのヘ−スが可変抵抗′a
24に接続されているので、そのヘ−スミ圧に応じた電
流を第3の差動トランジスタ対7,8に与える。
24に接続されているので、そのヘ−スミ圧に応じた電
流を第3の差動トランジスタ対7,8に与える。
ここで入力信号をE1cosωct、位相器2の出力を
E2CO3(ωct+φ)とすると、出力電流■oは次
のように表わされる。
E2CO3(ωct+φ)とすると、出力電流■oは次
のように表わされる。
但し、00以上の成分は省略する。ここでIOはトラン
ジスタ13のコレクタ電流、qは電子の電荷、kはボル
ツマン定数、Rl−は出力手段23のインピーダンスで
ある。
ジスタ13のコレクタ電流、qは電子の電荷、kはボル
ツマン定数、Rl−は出力手段23のインピーダンスで
ある。
上式は定電流値■0を連続的に変化させると、出力電圧
vOがこれに比例して変化することを示している。従っ
て可変抵抗器24によってトランジスタ13のヘ−スミ
圧を制御することにより、掛算出力の振幅を制御するこ
とができる。
vOがこれに比例して変化することを示している。従っ
て可変抵抗器24によってトランジスタ13のヘ−スミ
圧を制御することにより、掛算出力の振幅を制御するこ
とができる。
以上のような本実施例の掛算器では、従来のように別途
減衰器を設けていないので、減衰器とし゛ての構成素子
を大幅に低減できる。
減衰器を設けていないので、減衰器とし゛ての構成素子
を大幅に低減できる。
また本掛算器では、振幅減衰量の変化に応して回路電流
が増減し、最大減衰時には定電流がIO−〇となって回
路電流をゼロにすることができ、省電力化を達成できる
。
が増減し、最大減衰時には定電流がIO−〇となって回
路電流をゼロにすることができ、省電力化を達成できる
。
なお上記実施例では1マ)算器の入力を2つにしたが、
これは2以」二であっζもよい。
これは2以」二であっζもよい。
以上のように、本発明に係る掛算器によれば、掛算器の
回路電流を増減調整して掛算出力の振幅自体を制御する
ようにしたので、構成素子を大幅に低減でき、又省電力
化を達成できる効果がある。
回路電流を増減調整して掛算出力の振幅自体を制御する
ようにしたので、構成素子を大幅に低減でき、又省電力
化を達成できる効果がある。
第1図は従来の掛算器の概略構成図、第2図は本発明の
一実施例による掛算器の概略構成図、第3図は上記1)
)算器のj、り置体的な構成図である。 13・・・トランジスタ(定′?4i流源)、27・・
・掛算器本体、28・・・調整手段。 なお図中同一符号は同一・又は相当部分をボ」−0代理
人 人 6” 1) Ml 第1図 第2図 第3図 人
一実施例による掛算器の概略構成図、第3図は上記1)
)算器のj、り置体的な構成図である。 13・・・トランジスタ(定′?4i流源)、27・・
・掛算器本体、28・・・調整手段。 なお図中同一符号は同一・又は相当部分をボ」−0代理
人 人 6” 1) Ml 第1図 第2図 第3図 人
Claims (2)
- (1)複数の入力が入力されコンダクタンスを決定して
いる定電流値が可変な定電流源を有し該コンダクタンス
に応じた減衰量で上記入力を掛算出力する掛算器本体と
、上記定電流源の定電流値を調整するための調整手段と
を備えたことを特徴とする掛算器。 - (2)上記掛算器本体は、それぞれエミッタが共通接続
されともに第1の入力信号を入力とする第1、第2の差
動トランジスタ対と、エミッタが共通接続され第2の入
力信号を入力とする第3の差動トランジスタと、トラン
ジスタからなる定電流源と、第1、第2の出力手段とか
らなり、上記第1、第2の差動トランジスタ対の各共通
エミッタは上記第3の差動トランジスタ対の各々のコレ
クタに、該第3の差動トランジスタ対の共通エミッタは
上記定電流源に、上記第1、第2の差動トランジスタ対
の4つのコレクタはその2つずつがたすきがけで上記第
1、第2の出力手段に接続されており、上記調整手段は
バイアス電源と可変抵抗器とからなり上記定電流源のト
ランジスタのベース電圧を可変制御するものであること
を特徴とする特許請求の範囲第1項記載の掛算器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15792984A JPS6133002A (ja) | 1984-07-25 | 1984-07-25 | 掛算器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15792984A JPS6133002A (ja) | 1984-07-25 | 1984-07-25 | 掛算器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6133002A true JPS6133002A (ja) | 1986-02-15 |
Family
ID=15660555
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15792984A Pending JPS6133002A (ja) | 1984-07-25 | 1984-07-25 | 掛算器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6133002A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5974710A (ja) * | 1982-10-22 | 1984-04-27 | Pioneer Electronic Corp | クォードラチャ検波器 |
-
1984
- 1984-07-25 JP JP15792984A patent/JPS6133002A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5974710A (ja) * | 1982-10-22 | 1984-04-27 | Pioneer Electronic Corp | クォードラチャ検波器 |
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