JPS6132437A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6132437A JPS6132437A JP15217484A JP15217484A JPS6132437A JP S6132437 A JPS6132437 A JP S6132437A JP 15217484 A JP15217484 A JP 15217484A JP 15217484 A JP15217484 A JP 15217484A JP S6132437 A JPS6132437 A JP S6132437A
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- Japan
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- pattern
- defective
- inspection
- forming
- chips
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法に関するものであって
、特に大量生産の製造効率を向上させるためのシステム
を提供するものである。
、特に大量生産の製造効率を向上させるためのシステム
を提供するものである。
（従来例の構成とその問題点）
従来の半導体装置の製造方法は一般に第１図に示すよう
に、半導体基板の上に集積回路素子を作シ込む基板処理
工程、半導体基板に作り込まれを集積回路素子を半導体
基板のまま機能を検査する基板検査工程、半導体基板を
各チップに分割し、チップをリードフレームに実装し、
樹脂等でモールドする組立工程、モールドされた各素子
の機能を検査する最終検査工程から成る。
に、半導体基板の上に集積回路素子を作シ込む基板処理
工程、半導体基板に作り込まれを集積回路素子を半導体
基板のまま機能を検査する基板検査工程、半導体基板を
各チップに分割し、チップをリードフレームに実装し、
樹脂等でモールドする組立工程、モールドされた各素子
の機能を検査する最終検査工程から成る。
近年、チップ面積の増大化、高積集化、高密度化に伴い
、上述の製造工程のうち、検査工程に長い時間を要する
傾向がある。例えば、大規模半導体メモリ素子の代表と
して６４にビットダイナミックメモリ素子の場合、たっ
た１ビツトや２ビツトの不良を有する素子は全体の１０
〜２０チを占め、これらの不良はテス） ｉＲパターン
も依存するし、発見されるのは検査の終盤である。すな
わち不良品であっても良品とほぼ同等の検査時間を要す
るのである。
、上述の製造工程のうち、検査工程に長い時間を要する
傾向がある。例えば、大規模半導体メモリ素子の代表と
して６４にビットダイナミックメモリ素子の場合、たっ
た１ビツトや２ビツトの不良を有する素子は全体の１０
〜２０チを占め、これらの不良はテス） ｉＲパターン
も依存するし、発見されるのは検査の終盤である。すな
わち不良品であっても良品とほぼ同等の検査時間を要す
るのである。
一方、基板処理工程の中でも、例えば写真応用工程に於
て、各チップ毎に露光を繰シ返すいわゆるステップアン
ドリピート工程が多用さ・れる傾向が強いが、この工程
に於ても、以前の工程ですでにパターン不良があるチッ
プに対しても露光を施す等のむだがある。
て、各チップ毎に露光を繰シ返すいわゆるステップアン
ドリピート工程が多用さ・れる傾向が強いが、この工程
に於ても、以前の工程ですでにパターン不良があるチッ
プに対しても露光を施す等のむだがある。
（発明の目的）
本発明は上述のような半導体装置製造工程に於けるむだ
を除去し、製造装置の効率的活用、能力の向上、さらに
コストダウンを目的とする。
を除去し、製造装置の効率的活用、能力の向上、さらに
コストダウンを目的とする。
（発明の構１１ｉ、）
本発明は、第１のノ４ターン形成後のパターン検査の結
果を、半導体基板１枚毎にマツプとして記憶させ、第２
のパターン形成工程に、前のノｅターン検査結果を読み
出し、良品とされていたチップ上にのみノソターンを形
成する。さらに第二、第三のパターン形成工程に於ても
、各パターン形成後のパターン検査に合格した半導体集
積回路チップにのみ以降のツクターン形成を施す。そし
て、最後に半導体基板のグローブ検査（基板検査）工程
に於ても、上記パターン検査結果にすべて良品と判定さ
れたチップについてのみ検査を行うことを特徴とする半
導体装置の製造方法である。
果を、半導体基板１枚毎にマツプとして記憶させ、第２
のパターン形成工程に、前のノｅターン検査結果を読み
出し、良品とされていたチップ上にのみノソターンを形
成する。さらに第二、第三のパターン形成工程に於ても
、各パターン形成後のパターン検査に合格した半導体集
積回路チップにのみ以降のツクターン形成を施す。そし
て、最後に半導体基板のグローブ検査（基板検査）工程
に於ても、上記パターン検査結果にすべて良品と判定さ
れたチップについてのみ検査を行うことを特徴とする半
導体装置の製造方法である。
（実施例の説明）
本発明の一実施例としてシリコン基板上の２５６にビッ
トダイナミ、りＲＡＭの製造工程に応用した例について
説明する。まず第１のパターン形成工程は、分離領域を
形成するために、一般的な写真蝕刻法によってチッ化シ
リコン膜パターンヲ形成する。形成されたチッ化シリコ
ン膜パターンを、パターン検査装置で検査し、良否の判
定を行う。
トダイナミ、りＲＡＭの製造工程に応用した例について
説明する。まず第１のパターン形成工程は、分離領域を
形成するために、一般的な写真蝕刻法によってチッ化シ
リコン膜パターンヲ形成する。形成されたチッ化シリコ
ン膜パターンを、パターン検査装置で検査し、良否の判
定を行う。
この時各シリコン基板の識別を行うために、例えばシリ
コン基板の平面図である第４図を参照して説明すれば、
ロットの番号とロット内の基板の番号とを、基板の識別
番号刻印領域ａにレーザマーカ等を用いて記録しておき
、この識別番号に対応する基板の良品マツダ図を、例え
ば磁気記録装置等に記憶させる。
コン基板の平面図である第４図を参照して説明すれば、
ロットの番号とロット内の基板の番号とを、基板の識別
番号刻印領域ａにレーザマーカ等を用いて記録しておき
、この識別番号に対応する基板の良品マツダ図を、例え
ば磁気記録装置等に記憶させる。
ノやターンの検査方法は、標準１？ターンとの比較方式
を採用するが、多少の・リーンの変形は、電気特性に影
響を与えない場合もある。第２図を用いて説明すれば、
第２図は、ＭＯＳ ｌ−ランジスタの一般的平面図の例
であって、Ａはマスク設計に忠実に再現されたパターン
を、Ｂは多少変形した変形部ｄを有するパターンを示し
、基板検査工程に於て他に不良がなければ１ビツト不良
となる。
を採用するが、多少の・リーンの変形は、電気特性に影
響を与えない場合もある。第２図を用いて説明すれば、
第２図は、ＭＯＳ ｌ−ランジスタの一般的平面図の例
であって、Ａはマスク設計に忠実に再現されたパターン
を、Ｂは多少変形した変形部ｄを有するパターンを示し
、基板検査工程に於て他に不良がなければ１ビツト不良
となる。
ところが、パターンＢは、検査時のテスト／パターンに
依存してビット不良が生じる。このような不良が良品と
同じ程度の最終検査時間を必要とした後、電気的に不良
と判明する。すなわち、基板処理工程の始めに不良とな
るが、・母ターン検査によって早くもその不良が検出さ
れ、以下の工程に於ては露光や基板検査・最終検査も行
う必要がなくなるわけである。
依存してビット不良が生じる。このような不良が良品と
同じ程度の最終検査時間を必要とした後、電気的に不良
と判明する。すなわち、基板処理工程の始めに不良とな
るが、・母ターン検査によって早くもその不良が検出さ
れ、以下の工程に於ては露光や基板検査・最終検査も行
う必要がなくなるわけである。
この時、基板の識別番号は、例えば、ドツト式のレーザ
ーマーカを用いて、４ビツト構成の記号を４桁刻印する
。第３図にこの例を示す。４ビツト構成で４桁表示すれ
ば１ビツト当た９１６種の記号が表わされ４桁であれば
１６４種の基板の識別が可能であって、通常十分である
。さらにマーキングの時間も短縮でき、読み数多時のデ
ータ処理時間も短かい。本例では、ドツトの大きさは約
０．８ｍｍ、 ドツトのピッチを３＋ｍｎとし、読み
取シ時の位置決めを行うために、１桁目の第１ビツトと
、４桁目の第４ビ、トとは常に刻印を施した。そして基
板の位置決めは、オリエンテーションフラットを基準と
しており、基板の方法バラツキは±０２簡以内にするこ
とが可能であるので識別コードの位置検出も容器にでき
る。
ーマーカを用いて、４ビツト構成の記号を４桁刻印する
。第３図にこの例を示す。４ビツト構成で４桁表示すれ
ば１ビツト当た９１６種の記号が表わされ４桁であれば
１６４種の基板の識別が可能であって、通常十分である
。さらにマーキングの時間も短縮でき、読み数多時のデ
ータ処理時間も短かい。本例では、ドツトの大きさは約
０．８ｍｍ、 ドツトのピッチを３＋ｍｎとし、読み
取シ時の位置決めを行うために、１桁目の第１ビツトと
、４桁目の第４ビ、トとは常に刻印を施した。そして基
板の位置決めは、オリエンテーションフラットを基準と
しており、基板の方法バラツキは±０２簡以内にするこ
とが可能であるので識別コードの位置検出も容器にでき
る。
検査結果は、例えば磁気ディスクに記憶する。
記憶は、基板の識別番号については、４ビツト４桁であ
るから１６ビツトすなわち４バイトを要する。次に第４
図に示した直径６インチ基板を用いる場合、チップの大
きさが、１ｃｎ１角であれば１列に１４チッゾ並ぶので
、良否の判定を１チツプ当シ１ビツト充当して、１列に
１６ビツトすなわち４バイトを与える。基板の周辺と外
側では前もって不良であることを示す０を与えておく（
第４図Ｂ）。列数が今１３列であるから、基板識別番号
を含めて１枚の基板当たシ、わずか５２バイトの記憶容
量で十分である〇 それ以降の第二のパターン形成工程に於て、ステップア
ンドリピート型の露光装置を用いる場合筒１のパターン
形成工程後の７９ターン検査によシ作られた各基板の識
別番号に対応する良品マツプ図を読み出し、良品チップ
にのみ露光を施し不良チップには露光を施さないで通過
する。さらに第二のパターン形成工程直後のパターン検
査工程に於てももちろん第１のノ々ターン形成工程直後
のＡ？ターン検査工程によって作られた良品マツプ図に
従って良品チップのみ検査すれば良いことになる。
るから１６ビツトすなわち４バイトを要する。次に第４
図に示した直径６インチ基板を用いる場合、チップの大
きさが、１ｃｎ１角であれば１列に１４チッゾ並ぶので
、良否の判定を１チツプ当シ１ビツト充当して、１列に
１６ビツトすなわち４バイトを与える。基板の周辺と外
側では前もって不良であることを示す０を与えておく（
第４図Ｂ）。列数が今１３列であるから、基板識別番号
を含めて１枚の基板当たシ、わずか５２バイトの記憶容
量で十分である〇 それ以降の第二のパターン形成工程に於て、ステップア
ンドリピート型の露光装置を用いる場合筒１のパターン
形成工程後の７９ターン検査によシ作られた各基板の識
別番号に対応する良品マツプ図を読み出し、良品チップ
にのみ露光を施し不良チップには露光を施さないで通過
する。さらに第二のパターン形成工程直後のパターン検
査工程に於てももちろん第１のノ々ターン形成工程直後
のＡ？ターン検査工程によって作られた良品マツプ図に
従って良品チップのみ検査すれば良いことになる。
さらに基板処理工程後の基板検査工程に於ても各マスク
段階に於けるパターン検査工程のすべてが良品であるチ
ップについてのみ検査を行なえば良い。
段階に於けるパターン検査工程のすべてが良品であるチ
ップについてのみ検査を行なえば良い。
たとえば２５６にピッ） ＤＲＡＭの場合、６インチ基
板上に約１４４チツプ形成できるが、ルベルのパターン
形成時の平均チップ歩留を９０チと仮定すると、従来法
に比較して、第２のパターン形成時にステップアンドリ
ピート方式で露光するチップ数は約１０％減少する。マ
スクレベルが１ルベルあれば、最初のレベルから、最後
のレベルでは、露光チップ数は約半分で良いことになる
。
板上に約１４４チツプ形成できるが、ルベルのパターン
形成時の平均チップ歩留を９０チと仮定すると、従来法
に比較して、第２のパターン形成時にステップアンドリ
ピート方式で露光するチップ数は約１０％減少する。マ
スクレベルが１ルベルあれば、最初のレベルから、最後
のレベルでは、露光チップ数は約半分で良いことになる
。
このことは、ステップアンドリピート露光装置の稼働率
が最終工程では約２倍になったことに相当する。さらに
基板検査工程でも、パターン検査が良品であったチップ
のみを検査すれば良いので基板１板当たシの検査時間も
約Ａに短縮できる。
が最終工程では約２倍になったことに相当する。さらに
基板検査工程でも、パターン検査が良品であったチップ
のみを検査すれば良いので基板１板当たシの検査時間も
約Ａに短縮できる。
上述の実施例に於ては、全パターン形成工程にパターン
検査工程を行う場合を示したが、一部の重要な工程にの
みパターン検査を行うことももちろん可能である。すな
わち、マスクレベルによって、電気的な不良検出が非常
に容易な場合があれば、／クターン検査を行うよシ、電
気的に不良検出を行う方が合理的である。
検査工程を行う場合を示したが、一部の重要な工程にの
みパターン検査を行うことももちろん可能である。すな
わち、マスクレベルによって、電気的な不良検出が非常
に容易な場合があれば、／クターン検査を行うよシ、電
気的に不良検出を行う方が合理的である。
或は、２マスクレベル分のパターンを、１回のＡ？ター
ン検査で済ませることもできる。
ン検査で済ませることもできる。
冗長機能を有する半導体メモリ素子の製造工程では、良
品マッシデータの処理を変えることにより本発明を応用
できる。
品マッシデータの処理を変えることにより本発明を応用
できる。
すなわち、冗長ブロックによって回復できるメモリブロ
ック単位に、不良ビットの位置を記憶すれば良い。そし
て、冗長ブロックを１ケ有する場合、２つ以上のブロッ
ク内に不良ビットが発生した時、チップ不良と判定する
のである。
ック単位に、不良ビットの位置を記憶すれば良い。そし
て、冗長ブロックを１ケ有する場合、２つ以上のブロッ
ク内に不良ビットが発生した時、チップ不良と判定する
のである。
つまシ２つ以上のブロック内の不良の発生が、１マスク
レベルによらず、２マスクレベルに及フ場合、始めの不
良がどのブロック内で発生したかを記憶しなければなら
ない。この為には、前述の実施例に於て、１チツノ当た
シのデータが“°０”と°１″の１ビツトで足シていた
のに対し、４ピツトすなわち１バイト充当する必要があ
る。前述の実施例が１枚のシリコン基板当たシ５２パ・
イト要したのに比べ、冗長回路布の場合、約２００バイ
ト要することになるが、いずれ小容量である。
レベルによらず、２マスクレベルに及フ場合、始めの不
良がどのブロック内で発生したかを記憶しなければなら
ない。この為には、前述の実施例に於て、１チツノ当た
シのデータが“°０”と°１″の１ビツトで足シていた
のに対し、４ピツトすなわち１バイト充当する必要があ
る。前述の実施例が１枚のシリコン基板当たシ５２パ・
イト要したのに比べ、冗長回路布の場合、約２００バイ
ト要することになるが、いずれ小容量である。
また本実施例に於て、露光装置の例として、スチラノア
ンドリピート方式を採用したが、電子ビーム直接描画方
式やイオンビーム、レーザー等を応用した露光方式、描
画方式についても本発明は大きる効果を発揮できる。
ンドリピート方式を採用したが、電子ビーム直接描画方
式やイオンビーム、レーザー等を応用した露光方式、描
画方式についても本発明は大きる効果を発揮できる。
本実施例では、良品マツプ図を磁気記録装置を用いて、
記憶する例を示したが、例えば他の記録方式として、不
良チップに不良マークとして不良であることを示すパタ
ーンや印等の識別記号を直接シリコン基板上に形成する
ことも可能である。
記憶する例を示したが、例えば他の記録方式として、不
良チップに不良マークとして不良であることを示すパタ
ーンや印等の識別記号を直接シリコン基板上に形成する
ことも可能である。
この場合、チップ上の不良マークを検出すれば、前述の
磁気記録装置との接続なしに、例えばプローブ検査をス
キップすることも可能である。
磁気記録装置との接続なしに、例えばプローブ検査をス
キップすることも可能である。
第１図は一般的な半導体集積回路の製造工程の流れ図で
ある。 第２図は、パターンの一例の平面図である。 第３図は、基板識別番号の例を示す図である。 第４図は、基板内のチップ配置Ａと、それに対応する良
品マツプＢの例を示す図である。 第１図 第２図 第３図 ビット蔚号 ３ ・ ・ ・ 第４図 行１”！
ある。 第２図は、パターンの一例の平面図である。 第３図は、基板識別番号の例を示す図である。 第４図は、基板内のチップ配置Ａと、それに対応する良
品マツプＢの例を示す図である。 第１図 第２図 第３図 ビット蔚号 ３ ・ ・ ・ 第４図 行１”！
Claims (4)
- （１）半導体基板上にパターンを形成する工程、前記パ
ターンを検査し、結果を記録する工程、前記半導体基板
上に形成された集積回路チップの機能を電気的に検査す
る工程を含み、前記電気的に検査する工程に於て、前記
パターンを検査した結果、合格した集積回路チップにつ
いてのみ検査を行うことを特徴とする半導体装置の製造
方法。 - （２）パターンを形成する工程が、少なくとも第１およ
び第２の２つのパターン形成工程を含み、前記第１のパ
ターン形成後、前記第１のパターンを検査し結果を記録
する工程を施し、前記第２のパターン形成工程に於て、
上記検査の結果に従って、良品と判定された半導体集積
回路チップ上にのみ、パターンを形成することを特徴と
する、特許請求の範囲第（１）項記載の半導体装置の製
造方法。 - （３）半導体基板上にパターンを形成する工程、前記パ
ターンを検査し、前記半導体基板上に形成されつつある
集積回路チップのうち、不合格なパターンを有するチッ
プに識別記号を形成する工程、前記半導体基板上に形成
された集積回路チップを電気的に機能を検査する工程を
含み、前記電気的に機能を検査する工程に於て、前記不
合格であることを示す識別記号を有する前記集積回路チ
ップを飛び越して検査することを特徴とする半導体装置
の製造方法。 - （４）半導体基板上に、少なくとも第１および第２の２
つのパターンを形成する工程、前記第１のパターン形成
後、前記第１のパターンを検査し前記半導体基板上に形
成されつつある集積回路チップのうち、不合格なパター
ンを有するチップに識別記号を形成する工程を含み、前
記第２のパターン形成工程に於て、前記不合格であるこ
とを示す識別記号を有する集積回路チップを飛び越して
パターン形成を行うことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15217484A JPS6132437A (ja) | 1984-07-24 | 1984-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15217484A JPS6132437A (ja) | 1984-07-24 | 1984-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132437A true JPS6132437A (ja) | 1986-02-15 |
Family
ID=15534658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15217484A Pending JPS6132437A (ja) | 1984-07-24 | 1984-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132437A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6425430A (en) * | 1987-07-21 | 1989-01-27 | Tokyo Electron Ltd | Probe device |
| JPH0243345U (ja) * | 1988-09-19 | 1990-03-26 |
-
1984
- 1984-07-24 JP JP15217484A patent/JPS6132437A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6425430A (en) * | 1987-07-21 | 1989-01-27 | Tokyo Electron Ltd | Probe device |
| JPH0243345U (ja) * | 1988-09-19 | 1990-03-26 | ||
| JPH0612120Y2 (ja) * | 1988-09-19 | 1994-03-30 | 信越ポリマー株式会社 | プラスチック床材 |
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