JPS6130118A - タイマ−回路 - Google Patents
タイマ−回路Info
- Publication number
- JPS6130118A JPS6130118A JP15060684A JP15060684A JPS6130118A JP S6130118 A JPS6130118 A JP S6130118A JP 15060684 A JP15060684 A JP 15060684A JP 15060684 A JP15060684 A JP 15060684A JP S6130118 A JPS6130118 A JP S6130118A
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- 238000010586 diagram Methods 0.000 description 5
- 101100457841 Homo sapiens TRIT1 gene Proteins 0.000 description 1
- 101100457843 Schizosaccharomyces pombe (strain 972 / ATCC 24843) tit1 gene Proteins 0.000 description 1
- 239000010985 leather Substances 0.000 description 1
- 101150103728 mod5 gene Proteins 0.000 description 1
- 102100023397 tRNA dimethylallyltransferase Human genes 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はタイマー回路、特に複雑なパルス幅変調が可能
なタイマー回路に関する。
なタイマー回路に関する。
（従来技術）
従来、パルス巾変調（以下ＰＷＭと略す）機能を有する
タイマーは第１図（ａ）に示すようにバイナリ−カウン
タ（以下ＢＯと略す）１１、コンパレータ（以下００Ｍ
Ｐと略す）１２、モジエーロレジスタ（以下ＭＯＤと略
す）１６、マスタースレイプ型フリップ７０１プ（以下
Ｆ／Ｆと略す）１４、データバス（以下ＢＵ８と略す）
１３、タイマー。
タイマーは第１図（ａ）に示すようにバイナリ−カウン
タ（以下ＢＯと略す）１１、コンパレータ（以下００Ｍ
Ｐと略す）１２、モジエーロレジスタ（以下ＭＯＤと略
す）１６、マスタースレイプ型フリップ７０１プ（以下
Ｆ／Ｆと略す）１４、データバス（以下ＢＵ８と略す）
１３、タイマー。
出力端子（以下ＴＯＵＴと略す）１５、ＢＯのオーバ７
０−信号線１７、ＯＯＭＰの一致信号線１８によ多構成
される。
０−信号線１７、ＯＯＭＰの一致信号線１８によ多構成
される。
すなわち、ＢＵ８１３を通して設定されたＭＯＤ１６の
値とＢｏｉｌの値をＯＯＭＰ１２により比較し、一致し
た場合、その一致信号を一致信号線１８によって供給し
Ｆ／Ｐ ｌ ４を反転していた。その後ＢＯＩ １はカ
ウントして行きオーバーフローした時その信号をオーバ
ーフロー信号線１７によって供給しＦ／Ｆ １４を又反
転していた。
値とＢｏｉｌの値をＯＯＭＰ１２により比較し、一致し
た場合、その一致信号を一致信号線１８によって供給し
Ｆ／Ｐ ｌ ４を反転していた。その後ＢＯＩ １はカ
ウントして行きオーバーフローした時その信号をオーバ
ーフロー信号線１７によって供給しＦ／Ｆ １４を又反
転していた。
その出力波形をＴＯＵＴ’ｌ ５にて観測すれば第１図
（ｂ）に示すようになる。すなわち、ＭＯＤｌ６に“２
０″を設定した場合、Ｂｏｉｌがインクリメントして行
き”２０”になった時、ＯＯＭＰ １２よシ一致信号が
出力され、Ｆ／Ｆ１４はＬＯＷからＨＩＧＨに反転し、
次にＢＣｌｌが“ＦＦ”となってオーバーフロー信号を
出した時Ｆ／Ｆ １４はまたＨＩＧＨからＬＯＷに反転
する。
（ｂ）に示すようになる。すなわち、ＭＯＤｌ６に“２
０″を設定した場合、Ｂｏｉｌがインクリメントして行
き”２０”になった時、ＯＯＭＰ １２よシ一致信号が
出力され、Ｆ／Ｆ１４はＬＯＷからＨＩＧＨに反転し、
次にＢＣｌｌが“ＦＦ”となってオーバーフロー信号を
出した時Ｆ／Ｆ １４はまたＨＩＧＨからＬＯＷに反転
する。
以上の動作によ、りＰＷＭを行なっていた０しかし以上
に述べた如く、従来のタイマー回路では変調するパルス
中として一種類のパルス中しか設定できないという欠点
があった。
に述べた如く、従来のタイマー回路では変調するパルス
中として一種類のパルス中しか設定できないという欠点
があった。
（発明の目的）
本発明の目的は、従来技術にはなかった複雑なＰＷＭ機
能を実現できるタイマーの回路を提供することにある。
能を実現できるタイマーの回路を提供することにある。
（発明の構成）
本発明によるとタイマークロックをカウントする第１の
バイナリ−カウンタ、複数のレジスタ、前記複数のレジ
スタから切り換え信号により一つのレジスタを選択する
マルチプレクサ、一方には前記第１のバイナリ−カウン
タの出力が他方には前記選択された一つのレジスタの出
力が入力されるコンパレータ、前記コンパレータの一致
信号が入力されるマスタースレーブ型ノリツブフロップ
と第２のバイナリ−カウンタ、前記第２のバイナリ−カ
ウンタの値をデコードし前記切９換え信号を発生するデ
コーダを含むことを特徴とするタイマー回路が得られる
・。
バイナリ−カウンタ、複数のレジスタ、前記複数のレジ
スタから切り換え信号により一つのレジスタを選択する
マルチプレクサ、一方には前記第１のバイナリ−カウン
タの出力が他方には前記選択された一つのレジスタの出
力が入力されるコンパレータ、前記コンパレータの一致
信号が入力されるマスタースレーブ型ノリツブフロップ
と第２のバイナリ−カウンタ、前記第２のバイナリ−カ
ウンタの値をデコードし前記切９換え信号を発生するデ
コーダを含むことを特徴とするタイマー回路が得られる
・。
（実施例）
次に本発明の実施例を図面を参照して説明する０第２図
（ａ）に本発明の一実施例のブロック構成図を示す。図
において２１は第１のバイナリ−カウンタ（ＢＯＩ）、
２２はコンパレータ（ＯＯＭＰ ）、２３はデータバス
（ＢＵＤ）、２４はマスタースレーブ型ノリツブフロッ
プ（Ｆ／Ｆ）、２５はタイマー出力端子（ＴＯＵＴ ）
、２６は第１のモジー−ロレジスタ（ＭＯＤＩ）、２７
は第２のモジューロレジスタ（ＩＶＩＯＤ２）、２８は
第７のモジューロレジスタ（ＭＯＤ７）、２９は第２の
バイナリ−カウンタ（ＢＯ２）、３０はアドレスデコー
ダ、３１はマルチプレクサ、３２は一致信号線である。
（ａ）に本発明の一実施例のブロック構成図を示す。図
において２１は第１のバイナリ−カウンタ（ＢＯＩ）、
２２はコンパレータ（ＯＯＭＰ ）、２３はデータバス
（ＢＵＤ）、２４はマスタースレーブ型ノリツブフロッ
プ（Ｆ／Ｆ）、２５はタイマー出力端子（ＴＯＵＴ ）
、２６は第１のモジー−ロレジスタ（ＭＯＤＩ）、２７
は第２のモジューロレジスタ（ＩＶＩＯＤ２）、２８は
第７のモジューロレジスタ（ＭＯＤ７）、２９は第２の
バイナリ−カウンタ（ＢＯ２）、３０はアドレスデコー
ダ、３１はマルチプレクサ、３２は一致信号線である。
ＢＵ８２３ｔ−通してＭＯＤｌ ２６には“０７’″、
ＭＯＤ２ ２７には“１０′″、ＭＯＤ３には“２０″
、ＭＯＤ４には“３３′″、ＭＯＤ５には”３Ｂ”、Ｍ
ＯＤ６ＫＵ”５Ａ”、ＭＯＤ７ＫＵ” ６Ａ”ｔ−設定
した場合、ＢＯ２２９は最初“０゛である為デコーダ３
０より出力される切り換え信号にょシマルチグレクサ３
１はＭＯＤＩ ２６′ｔ″選択しＯＯＭＰ ２２の一
方に入力する。又ＣＯＭＰ２２の他方にはＢＯＩ ２
１が入力されているので、ＢＯＩ２１がインクリメント
し“０７′″になった時、一致信号が００ＭＰ２２よシ
出力され一致信号線３２を通してＢＯ２２９とＦ／Ｆ
２４に供給される。
ＭＯＤ２ ２７には“１０′″、ＭＯＤ３には“２０″
、ＭＯＤ４には“３３′″、ＭＯＤ５には”３Ｂ”、Ｍ
ＯＤ６ＫＵ”５Ａ”、ＭＯＤ７ＫＵ” ６Ａ”ｔ−設定
した場合、ＢＯ２２９は最初“０゛である為デコーダ３
０より出力される切り換え信号にょシマルチグレクサ３
１はＭＯＤＩ ２６′ｔ″選択しＯＯＭＰ ２２の一
方に入力する。又ＣＯＭＰ２２の他方にはＢＯＩ ２
１が入力されているので、ＢＯＩ２１がインクリメント
し“０７′″になった時、一致信号が００ＭＰ２２よシ
出力され一致信号線３２を通してＢＯ２２９とＦ／Ｆ
２４に供給される。
それによってＢＯ２２９は“１′″にインクリメントし
、又Ｆ／Ｆ２４は反転する、ＢＯ２２９が“１′″にな
ったことで、デコーダ３０．１：、９出力される切り換
え信号によりマルチプレクサ３１は“１０゛が設定され
たＭＯＤ２ ２７ｔ−選択し、００ＭＰ２２の一方に入
力することになる。
、又Ｆ／Ｆ２４は反転する、ＢＯ２２９が“１′″にな
ったことで、デコーダ３０．１：、９出力される切り換
え信号によりマルチプレクサ３１は“１０゛が設定され
たＭＯＤ２ ２７ｔ−選択し、００ＭＰ２２の一方に入
力することになる。
次にＢＯＩ ２１がインクリメントして行き“ｌＯ゛
になった時、同様に００Ｍ２２の一致信号によりＢＯ２
２９は“２′″に、Ｆ／Ｆ２４は反転するという動作を
連続しておこなって行くことができ、ＴＯＵＴ２５で観
測すれば第２図（ｂ）に示す様な出力波形が得られる。
になった時、同様に００Ｍ２２の一致信号によりＢＯ２
２９は“２′″に、Ｆ／Ｆ２４は反転するという動作を
連続しておこなって行くことができ、ＴＯＵＴ２５で観
測すれば第２図（ｂ）に示す様な出力波形が得られる。
なお、本説明ではモジューロレジスタの数ラフ個として
説明したが１．その数は応用に適合した数で本発明の回
路を構成できる。
説明したが１．その数は応用に適合した数で本発明の回
路を構成できる。
（発明の効果）
本発明により、複雑なＰＷＭ機能が実現できる効果があ
る。
る。
第１図（ａ）はパルス巾変調を有した従来のタイマー回
路のブロック図、第１図（ｂ）は第１図（ａ）の回路に
より実現されたパルス巾変調をタイマー出力端子にて観
測した出力波形図、第２図（ａ）は本発明の一実施例の
ブロック図、第２図（ｂ）は第２図（ａＪにより実現さ
れたパルス巾変調をタイマー出力端子にて観測した出力
波形図である。 １１はパイナリーカウ／り、１２はコンパレータ、１３
はデータバス、１４はマスタースレーブ型フリップフロ
ップ、１５はタイマー出力端子、１６はモジューロレジ
スタ、１７はオーバーフロー信号線、１８は一致信号線
、２１は第１のバイナリ−カウンタ、２２はコンパレー
タ、２３はブールバス、２４はマスタースレイプ型フリ
ップフロップ、２５はタイマー出力端子、２６は第１の
モジューロレジスタ、２０；Ｊ：第２のモジューロレジ
スタ、２８は第７のモジエーロレジスタ、２９は第２−
のバイナリ−カウンタ、３０はアドレスデコーダ、３１
はマルチプレクサ、３２は一致信号線。 （ａ） θθ ２θ ＦＦ（ｂ） 革 ｌ 図
路のブロック図、第１図（ｂ）は第１図（ａ）の回路に
より実現されたパルス巾変調をタイマー出力端子にて観
測した出力波形図、第２図（ａ）は本発明の一実施例の
ブロック図、第２図（ｂ）は第２図（ａＪにより実現さ
れたパルス巾変調をタイマー出力端子にて観測した出力
波形図である。 １１はパイナリーカウ／り、１２はコンパレータ、１３
はデータバス、１４はマスタースレーブ型フリップフロ
ップ、１５はタイマー出力端子、１６はモジューロレジ
スタ、１７はオーバーフロー信号線、１８は一致信号線
、２１は第１のバイナリ−カウンタ、２２はコンパレー
タ、２３はブールバス、２４はマスタースレイプ型フリ
ップフロップ、２５はタイマー出力端子、２６は第１の
モジューロレジスタ、２０；Ｊ：第２のモジューロレジ
スタ、２８は第７のモジエーロレジスタ、２９は第２−
のバイナリ−カウンタ、３０はアドレスデコーダ、３１
はマルチプレクサ、３２は一致信号線。 （ａ） θθ ２θ ＦＦ（ｂ） 革 ｌ 図
Claims (1)
- タイマークロックをカウントする第１のバイナリーカウ
ンタ、複数のレジスタ、前記複数のレジスタから切り換
え信号により一つのレジスタを選択するマルチプレクサ
、一方には前記第１のバイナリーカウンタの出力が他方
には前記選択された一つのレジスタの出力が入力される
コンパレータ、前記コンパレータの一致信号が入力され
るマスタースレーブ型フリップフロップと第２のバイナ
リーカウンタ、前記第２のバイナリーカウンタの値をデ
コードし前記切り換え信号を発生するデコーダを含むこ
とを特徴とするタイマー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15060684A JPS6130118A (ja) | 1984-07-20 | 1984-07-20 | タイマ−回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15060684A JPS6130118A (ja) | 1984-07-20 | 1984-07-20 | タイマ−回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6130118A true JPS6130118A (ja) | 1986-02-12 |
Family
ID=15500558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15060684A Pending JPS6130118A (ja) | 1984-07-20 | 1984-07-20 | タイマ−回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6130118A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5032039A (en) * | 1989-06-16 | 1991-07-16 | Daiho Construction Co., Ltd. | Underground excavator |
| US5379126A (en) * | 1989-10-02 | 1995-01-03 | Canon Kabushiki Kaisha | Image processing method and apparatus having high tone quality |
| KR20180027156A (ko) * | 2016-09-06 | 2018-03-14 | 엘에스엠트론 주식회사 | 내전압 검사용 인터페이스 부품 및 이를 포함하는 내전압 검사 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5338880A (en) * | 1976-09-22 | 1978-04-10 | Iwasaki Electric Co Ltd | Operating mode program control system |
-
1984
- 1984-07-20 JP JP15060684A patent/JPS6130118A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5338880A (en) * | 1976-09-22 | 1978-04-10 | Iwasaki Electric Co Ltd | Operating mode program control system |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5032039A (en) * | 1989-06-16 | 1991-07-16 | Daiho Construction Co., Ltd. | Underground excavator |
| US5379126A (en) * | 1989-10-02 | 1995-01-03 | Canon Kabushiki Kaisha | Image processing method and apparatus having high tone quality |
| US5488487A (en) * | 1989-10-02 | 1996-01-30 | Canon Kabushiki Kaisha | Image forming apparatus, and modulating method therein |
| EP0760578A3 (en) * | 1989-10-02 | 1998-03-04 | Canon Kabushiki Kaisha | Image forming apparatus and modulating method therein |
| KR20180027156A (ko) * | 2016-09-06 | 2018-03-14 | 엘에스엠트론 주식회사 | 내전압 검사용 인터페이스 부품 및 이를 포함하는 내전압 검사 장치 |
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