JPS61292957A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、不揮発性記憶機能を備えた半導体集積回路装置に適
用して有効な技術に関するものである。

［背景技術］ 不揮発性記憶機能を備えた半導体集積回路装置として、
低価格、情報破壊に対する安全性等に優れたマスクＲＯ
Ｍ（Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｌｙ）が使用されて
いる。このマスクＲＯＭのメモリセルは、１つのＭＩＳ
ＦＥＴで構成されているので、高集積化を図り易い。

複数のメモリセルが並列接続された横型のマスクＲＯＭ
において、情報の”　１７１　、　ＩＩ　ｏ、″の書込
及び読出は、次のようにして行われる。

情報の書込は、ＭＩＳＦＥＴのドレイン領域とデータ線
との接続部を設けるか否か、又は異なる２種のしきい値
電圧のＭＩＳＦＥＴを構成する等で行われる。

情報の読出は、ＭＩＳＦＥＴのドレイン領域に接続され
たデータ線にプリチャージされた信号が引き抜かれたか
否かをセンスアンプで検出して行われる。この信号の引
き抜は、複数のＭ　Ｉ　Ｓ　Ｆ　ＥＴのソース領域と一
体化して構成されるすなわち半導体領域からなるソース
線により行われる。このソース線は、Ｍ　Ｉ　Ｓ　ＦＥ
Ｔのソース領域と同一工程で形成できるので、製造工程
の低減を図ることができという特徴がある。また、ソー
ス線は、ソース領域とその上部の導電層とを接続する接
続孔領域及びそのマスク分せズレ余裕を設けなくてもよ
いので、集積度を向上できるという特徴がある。このソ
ース線は、データ線延在方向において、例えばメモリセ
ル間に設けられている。

しかしながら、このように構成されるマスクＲＯＭは、
ソース線の抵抗値が数〜数＋［ＫΩコと非常に高くなる
。このため、データ線にプリチャージされた信号の引き
抜きが遅くなり、情報の読出の高速化が図れない。かか
る技術における検討の結果１本発明者は、情報の読出の
高速化のためにソース線の面積を増加しなくてはならな
いので。

マスクＲＯＭの高集積化を図ることができないという問
題点を見出した。

なお、マスクＲＯＭについては、例えば、朝倉書店、集
積回路応用ハンドブック、１９８１年６月３０日発行、
Ｐ３８６〜３８７に記載されている。

［発明の目的］ 本発明の目的は、不揮発性記憶機能を備えた半導体集積
回路装置において、高集積化、大容量化を図ることが可
能な技術を提供することにある。

本発明の他の目的は、不揮発性記憶機能を備えた半導体
集積回路装置において、ソース線の抵抗値を低減し、そ
の占有面積を縮小することが可能な技術を提供すること
にある。

本発明の他の目的は、不揮発性記憶機能を備えた半導体
集積回路装置において、専用のソース線をなくすことで
、ソース線の占有面積を縮小することが可能な技術を提
供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、不揮発性記憶機能を備えた半導体集積回路装
置において、電界効果トランジスタからなるメモリセル
のソース領域に、隣接する他のワード線を接続してなる
ことを特徴とする。

これにより、専用のソース線を設けることなく。

非選択ワード線をソース線として兼用できるので、ソー
ス線の占有面積を縮小し、高集積化を図ることができる
。

以下、本発明の構成について１本発明を横型のマスクＲ
ＯＭを備えた半導体集積回路装置に適用した一実施例と
ともに説明する。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

［実施例］ 本発明の一実施例であるマスクＲＯＭを備えた半導体集
積回路装置を第１図の等価回路図で示す。

第１図において、ＸＤｅｃはＸデコーダ回路であり、そ
の−側部から行方向に延在するワード線ＷＬが列方向に
複数本設けられている。ワード線ＷＬは、ワードドライ
バ回路（ＣＭＯＳインバータ回路）で）ｌ　ｉｇｈレベ
ル（選択状態）又はＬｏ−レベル（非選択状ｍ）とされ
るように構成されている。

ワードドライバ回路は、アドレス信号をデコードして得
られる制御信号Ｃで制御される。Ｖｃｃは電源電圧（例
えば、回路の動作電圧５　［Ｖ］　）、Ｖｓｓは基準電
圧（例えば、回路の接地電圧０［Ｖコ）である。

ＹＤｅｅはＹデコーダ回路であり、コモンデータＩＩＡ
ＣＤと列方向に延在し行方向に複数本設けらたデータ線
ＤＬとを接続するカラムスイッチ用素子ＳＷを制御する
ように構成されている。コモンデータ線ＣＤは、センス
アンプＳＡに接続されている。

Ｍｌ、Ｍ２はメモリセルであり、ワード線ＷＬとデータ
線ＤＩ、との所定の交差部に設けられている。メモリセ
ルＭ＋　、Ｍ２は、ＭＩＳＦ、ＥＴで構成されている。

メモリセルＭ１は、そのドレイン領域がデータ線ＤＬと
接続されており、情報４１０１１が書込まれている。メ
モリセルＭ２は、そのドレイン領域がデータ線ＤＬに接
続されておらず、情報・・１・・が書込まれている・ メモリセルＭｌ、Ｍ２は、ゲート電極がワード線ＷＬに
接続されており、ソース領域が隣接するその他のワード
線ＷＬに接続されるようになっている。このように構成
されるマスクＲＯＭにおいて、情報の読出動作で選択さ
れたワード線ＷＬは、Ｈｉｇｈレベルにされる。そして
、それ以外の非選択されたワード線ＷＬは、　　ＬＯ−
レベルにされる。

すなわち、選択されたワード線ＷＬに接続されたメモリ
セルのソース領域には、隣接する非選択のワード４＠Ｗ
Ｌが接続され、このワードａＷＬがソース線として兼用
されるように構成されている。

このように、非選択のワード線ＷＬをソース線として兼
用することにより、専用のソース線が実質的に不要にな
り、その占有面積を必要としなくなるので、高集積化を
図ることができる。

次に、本実施例の具体的な構造について説明する。

本発明の一実施例であるマスクＲＯＭを備えた半導体集
積回路装置のメモリセルアレイを第２図の要部平面図で
示し、第２図のＩＩＩ　−ＩＩＩ線における断面図を第
３図で示す。なお、第２図は、本実施例の構成をわかり
易くするために、各導電層間に設けら九るフィールド絶
縁膜以外の絶縁膜を図示しない。

第２図及び第３図において、ｌは単結晶シリコンからな
るＰ−型の半導体基板である。

２はフィールド絶縁膜であり、半導体素子形成領域間の
半導体基板１の主面上部に設けられている。フィールド
絶縁膜２は、メモリセルを構成する１つのＭＩＳＦＥＴ
の周囲を取囲みその形状を規定している。フィールド絶
縁膜２は、例えば。

半導体基板１の主面を酸化して形成した酸化シリコン膜
で構成する。フィールド絶縁ＩＩ（Ｊ２は、半導体素子
間を電気的に分離するように構成されている。

３はフィールド絶縁膜２下部の半導体基板１の主面部に
設けられたｐ型のチャネルストッパ領域であり、フィー
ルド絶縁膜２と略同様に、半導体素子間を電気的に分離
するように構成されている。

４は絶縁膜であり、半導体素子形成領域の半導体基板１
の主面部に設けられている。絶縁膜４は。

主として、ＭＩＳＦＥＴのゲート絶縁膜を構成するよう
になっている。

４Ａは接続孔であり、Ｍ　Ｉ　Ｓ　ＦＥＴのソース領域
形成領域の絶縁膜４を除去して設けられている。

接続孔４Ａは、このＭ　Ｉ　Ｓ　ＦＥＴのゲート１′ｔ
ｔ極に接続されるワード線と隣接する他のワード線が接
続するようになっている。そして、この他のワード線は
、前述したように、読出動作で非選択されているときは
ソース線として吏用されるように構成されている。この
接続孔４Ａは、所謂、ダイレクトコンタクト形成工程と
して、通常の半導体集積回路装置の製造工程に含まれて
いるので、製造工程を増加することがない。

５Ａは導電層であり、絶縁膜４の上部に設けられている
。導電層５Ａは、ＭＩＳＦＥＴのゲート電極を構成し、
またワード線ＷＬを構成するようになっている。

５Ｂは導電層であり、行方向に延在する導電層５Ａと一
体に形成され、かつ、接続孔４Ａを通してＭＩＳＦＥＴ
のソース領域と電気的に接続する。

導電層５Ａ及び５Ｂは、読出動作で選択されたときにワ
ード線ＷＬを構成するようになっており、非選択された
ときにソース線ＳＬを構成するようになっている。

導電層５Ａ、５Ｂは、半導体領域よりも比抵抗値が小さ
な、例えば、多結晶シリコン（ｐｏｌｙ　Ｓ　ｉ）膜の
上部にタングステンシリサイド（ＷＳｉ２）膜が設けら
れた複合膜（ポリサイドＩＩＩ）で構成する。

また、高融点金属（Ｍｏ、Ｔａ、Ｔｉ、Ｗ）膜、高融点
金属シリサイド（ＭｏＳｉ２．ＴａＳｉ２．ＴｉＳｉ２
．ＷＳｉｇ）及び前記以外のポリサイド（ＭｏＳｉ２・
Ｔａ５ｉｚ　、ＴｉＳｉ２／ｐｏｌｙｓｉ）膜で構成し
てもよ％Ｎ。

また、単に多結晶シリコン膜で構成してもよい・導電層
５Ａ、５Ｂは、同一製造工程により構成される。

６はｒ１°型の半導体領域であり、導電層５Ａの両側部
及び導電層５Ｂの下部の半導体基板１の主面部に設けら
れている。半導体領域６は、ＭＩＳＦＥＴのソース領域
又はドレイン領域を構成するようになっている。導電層
５Ａの両側部に設けられた半導体領域６は、導電層５Ａ
をマスクとしてｎ型の不純物を半導体基板ｌの主面部に
イオン打込技術で導入して形成する。導電Ｍ（ワード線
ＷＬのうち半導体領域６上に存在する部分）５Ｂの下部
に設けられた半導体領域６は、導電層５Ａ、５Ｂに抵抗
値を低減するために導入されたｎ型の不純物（特にその
多結晶シリコン膜に導入されたリンスはヒＴ４）を半導
体基板ｌの主面部に拡散させて構成する。

メモリセルＭを構成するＭＩＳＦＥＴは、主として、半
導体基板１．絶縁膜４．導電層５Ａ及び一対の半導体領
域６で構成されている。そして、このＭ　Ｉ　Ｓ　ＦＥ
Ｔのソース領域を構成する半導体領域６には、この導電
層（ゲートｉｔ極）５Ａに隣接するその他の導電層（Ｗ
Ｌ）５Ｂが接続されるようになっている。

前述したように、このように構成することにより、ワー
ド線ＷＬをソース線ＳＬとして兼用することができるの
で、専用のソース線ＳＬを設けなくてもよくなる。すな
わち、ソースＪ＋＠ＳＬに要する面積を縮小できるので
、特に１列方向（データ１ｉりの集積度を向上できる。

また、半導体領域６よりも比抵抗値の小さな導電層（５
Ａ、５Ｂ）でソース線ＳＬを構成することにより、ソー
ス線Ｓビに要する面積を縮小できるので、さらに集積度
を向上できる。

また、半導体領域６よりも比抵抗値の小さな導電層（５
Ａ、５Ｂ）でソースｉ＠ＳＬを構成することにより、デ
ータ線にプリチャージされる４４号の引き抜き速度を速
にできるので、読出動作の高速化を図ることができる。

７はメモリセルＭ等の半導体素子を覆うように設けられ
た絶縁１漠であり、導電層間の層間絶縁膜を構成するよ
うになっている。

７Ａは接続孔であり、Ｍ　Ｉ　Ｓ　ＦＥＴのドレイン領
域となる半導体領域６の上部の絶縁膜４，７を除去して
設けられている。接続孔７Ａは、データ線とメモリセル
とを電気的に接続するように構成されている。情報のｒ
ｔ　Ｏｎが書込まれるメモリセルＭＩは、この接続孔７
Ａが設けられている。情報の″１″が書込まれるメモリ
セルＭ２は、この接続孔７Ａが設けられていない。すな
わち５本実施例のマスクＲＯＭは、データ線とメモリセ
ルＭとが接続される（情報″’０”）か否（情報゛ｌ′
″）かで情報の書込がなされるように構成されている。

８は導電層であり、接続孔７Ａを通して所定の半導体領
域６と電気的に接続され、絶縁膜７上部を列方向に延在
するように設けられている。導電層８は、データ線ＤＬ
を構成するようになっており１例えば、アルミニウム膜
、所定の添加物が含有されたアルミニウム膜等で構成さ
れる。

なお、本実施例のマスクＲＯＭは、メモリセルのドレイ
ン領域（半導体領域６）とデータ線ＤＬ（導電層８）と
の接続をするか否かで情報の書込を行ったが、これ以外
の方向で情報の書込を行ってもよい。例えば、ＭＩＳＦ
ＥＴのチャネル形成領域に所定の不純物を導入してしき
い値電圧を制御し、ゲート電極（導電層５Ａ）がＨｉｌ
（ｈレベルのときに動作するＭ　Ｉ　Ｓ　ＦＥＴと動作
しないＭＩＳ　ＦＥＴとを構成する。

また、メモリセルを構成するＭＩＳＦＥＴとして、チャ
ネル形成領域と半導体領域６との間にｒｌ型の半導体領
域を設けたＬ　Ｄ　Ｄ　（Ｌ　ｉｇｂＬ；ｌｙ　旦ａｐ
ｅｄＤ　ｒａｉｎ）構造を採用してもよい。

また、絶縁膜を介在させて導電層８の上部にワード線Ｗ
Ｌ　（５Ｂ）と同一方向に延在するアルミニウム等の導
電層を設け、該導電層とワード線ＷＬとを所定の部分で
ショーｌ−させてもよい。

また９本実施例は、１つのＭ　Ｉ　Ｓ　ＦＥＴをフィー
ルド絶縁膜２でその周囲を囲んで規定し、１つのメモリ
セルを構成したが、隣接するメモリセルのＭＩＳＩ’；
’ＥＴのドレイン領域となる半導体領域６を共有させて
２つのＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔをフィールド絶縁膜２で
その周囲を囲んでメモリセルを構成してもよい。

［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述へろような効果を得ることができ
る。

（１）不揮発性記憶機能を備えた半導体集積回路装置に
おいて、ワード線が接続されたメモリセルのソース領域
に、隣接する他のワード線を接続することにより、専用
のソース線を設けることなく。

非選択ワード線をソース線として兼用できるので。

ソース線の占有面積を縮小することができる。

（２）不揮発性記憶機能を備えた半導体集積回路装置に
おいて、低抵抗値のワード線と同一の導電層でソース線
を設けたことにより、ソース線の抵抗値を低減すること
ができる。

（３）前記（２）により、ソース線の抵抗値を低減した
ことにより、データ線にプリチャージされる信号の引き
抜き速度を速くできるので・読出動作の高速化を図るこ
とができる・ （４）前記（１）又は（２）により、不揮発性記憶機能
を備えた半導体集積回路装置の高集積化・大容量化を図
ることができろ。

以上、本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。

例えば、前記実施例は、マスクＲＯＭを備えた半導体集
積回路装置に本発明を適用した例について説明したが、
Ｅ　Ｐ　ＲＯＭ　（Ｅ　ｒａｓａｂｌｅ　ａｎｄ　Ｅ　
ＬｅＣｊｒｉｃａｌｌｙ旦ｒｏｇｌｆｆｉｉｅａｂｌｅ
　Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｌｙ）に本発明を適用
してもよい。具体的には、ワード線に接続される電界効
果トランジスタ（メモリセルのソース領域に、隣接する
他のワード線を接続してＥＰＲＯＭを構成する。

【図面の簡単な説明】

第１図は、本発明の一実施例であるマスクＲＯＭを備え
た半導体集積回路装置の等価回路図、第２図は、本発明
の一実施例であるマスクＲＯＭを備えた半導体集積回路
装置のメモリセルアレイの要部平面図、 第３図は、第２図のＩＩＩ−ＩＩＩ線におけろ断面図で
ある。 図中、ＸＤａｃ・・・Ｘデコーダ回路、ＷＬ・・・ワー
ド線、Ｖｃｃ・・・電源電圧、Ｖｓｓ・・基準電圧、Ｙ
Ｄｅｃ・・・Ｙデコーダ回路、ＣＤ・・・コモンデータ
線。 ＤＬ・・・データ線、Ｍ　ｒ　１Ｍ　２・・・メモリセ
ル、１・・・半導体基板、２・・・フィールド絶縁膜、
３・・チャネルストッパ領域、４，７・・・絶縁膜、４
Ａ、７Ａ・・・接続孔、５Ａ、５Ｂ、８・・・導電層、
６・・・半導体領域である。

Claims (1)

1. 【特許請求の範囲】 １、ワード線とデータ線との交差部に、電界効果トラン
   ジスタからなるメモリセルを複数配置してなる不揮発性
   記憶機能を備えた半導体集積回路装置において、前記ワ
   ード線に接続されたメモリセルのソース領域が、隣接す
   る他のワード線と電気的に接続して設けられてなること
   を特徴とする半導体集積回路装置。 ２、前記ワード線が情報の読出動作で選択された時に、
   前記隣接する他のワード線が非選択状態になり、ソース
   線として使用されてなることを特徴とする特許請求の範
   囲第１項に記載の半導体集積回路装置。 ３、前記ワード線は、前記電界効果トランジスタのゲー
   ト電極と一体化して構成されてなることを特徴とする特
   許請求の範囲第１項に記載の半導体集積回路装置。 ４、前記メモリセルは、横型のマスクＲＯＭを構成して
   なることを特徴とする特許請求の範囲第１項に記載の半
   導体集積回路装置。 ５、前記メモリセルは、ＥＰＲＯＭを構成してなること
   を特徴とする特許請求の範囲第１項に記載の半導体集積
   回路装置。 ６、ワード線とデータ線との交差部に、電界効果トラン
   ジスタからなるメモリセルを複数配置してなる不揮発性
   記憶機能を備えた半導体集積回路装置において、前記ワ
   ード線を抵抗値の小さな導電層で構成し、該ワード線に
   接続されたメモリセルのソース領域が、前記ワード線と
   所定の間隔で離隔して同一方向に延在し、かつ、同一導
   電層の配線と電気的に接続して設けられてなることを特
   徴とする半導体集積回路装置。 ７、前記同一導電層の配線は、隣接する他のワード線で
   あることを特徴とする特許請求の範囲第６項に記載の半
   導体集積回路装置。 ８、前記ワード線及び前記同一導電層の配線は、高融点
   金属膜、高融点金属シリサイド膜、多結晶シリコン膜と
   高融点金属シリサイド膜との複合膜等で構成されてなる
   ことを特徴とする特許請求の範囲第６項に記載の半導体
   集積回路装置。