JPS61283258A - デ−タ伝送制御方式 - Google Patents
デ−タ伝送制御方式Info
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- JPS61283258A JPS61283258A JP60125561A JP12556185A JPS61283258A JP S61283258 A JPS61283258 A JP S61283258A JP 60125561 A JP60125561 A JP 60125561A JP 12556185 A JP12556185 A JP 12556185A JP S61283258 A JPS61283258 A JP S61283258A
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- transmission
- data
- frame
- processor
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、フレーム同期方式によるハイレベルデータ
リンクコントロール手順等の伝送制御手順にもとづくデ
ータ伝送制御方式に関するものである。
リンクコントロール手順等の伝送制御手順にもとづくデ
ータ伝送制御方式に関するものである。
以後、伝送制御手順をハイレベルデータリンクコントロ
ール（ＨＤ Ｌ Ｃ）手順（以下ＨＤＬＣ手順と呼ぶ）
を例として説明する。第３図は一般的なＨＤＬＣ手順の
伝送フレーム（パケット）の構成で、図において１０１
は１伝送フレーム（パケット）、１０２は上記伝送フレ
ーム（パケット）１０１中の伝送フィールドデータ、１
０３は伝送フレーム１０１の先頭と終りに付加されて伝
送フレームの区切りを示す識別符号としてのフラグ、１
０４は対象端末を示すアドレス、１０５は伝送制御に使
用するコントロール、１０６は端末間の制御に用いるパ
ケットコントロール情報、１０７は伝送する情報、１０
８は伝送フレーム（パケット）内の誤りを検出に用いる
ＣＲＣ（サイクリック・リダンダンシ・チェッカー）で
ある。なお、１０９で示す上記１０３〜１０５及び１０
８は伝送制御装置で付加する情報、１１０で示す上記１
０６及び１０７は伝送制御装置以外で生成する情報であ
る。
ール（ＨＤ Ｌ Ｃ）手順（以下ＨＤＬＣ手順と呼ぶ）
を例として説明する。第３図は一般的なＨＤＬＣ手順の
伝送フレーム（パケット）の構成で、図において１０１
は１伝送フレーム（パケット）、１０２は上記伝送フレ
ーム（パケット）１０１中の伝送フィールドデータ、１
０３は伝送フレーム１０１の先頭と終りに付加されて伝
送フレームの区切りを示す識別符号としてのフラグ、１
０４は対象端末を示すアドレス、１０５は伝送制御に使
用するコントロール、１０６は端末間の制御に用いるパ
ケットコントロール情報、１０７は伝送する情報、１０
８は伝送フレーム（パケット）内の誤りを検出に用いる
ＣＲＣ（サイクリック・リダンダンシ・チェッカー）で
ある。なお、１０９で示す上記１０３〜１０５及び１０
８は伝送制御装置で付加する情報、１１０で示す上記１
０６及び１０７は伝送制御装置以外で生成する情報であ
る。
第４図はＨＤＬＣの伝送制御手順に従った動作例を説明
する図で、図中１２０は一方の端末となるＡ局、１２１
は他方の端末となるＢ局、１２２゜１２３．１２４，１
２５，１２６．１２７はそれぞれ１伝送フレーム（パケ
ット）である。
する図で、図中１２０は一方の端末となるＡ局、１２１
は他方の端末となるＢ局、１２２゜１２３．１２４，１
２５，１２６．１２７はそれぞれ１伝送フレーム（パケ
ット）である。
第５図は従来のＨＤＬＣ手順を実行する伝送制御装置の
構成例を示す図で、図中２０１は伝送制御手順の処理を
行うプロセッサ、２０２は送信（再送を含む）および受
信データ処理用のワークメモリ、２０３は受信データ、
２０４は送信データ、２０５はデータ転送用のインター
フェース、２０６はバスライン、２０７は送信用パスバ
ッファ、２０８はパラレル／シリアル変換器、２０９は
ＣＲＣ算出器、２１０はフラグ付加器、２１１は送信フ
レーム（パケット）データ、２１２は伝送路を形成する
送信回線、２１３は送信フレーム（パケット）形成を行
うタイミングコントローラとしてのＨＤＬＣコントロー
ラ、２１４はバスライン２０６を介してメモリのデータ
転送を直接行うＤＭＡ （ダイレクト・メモリ・アクセ
ス）コントローラ、２１５は受信フレーム（パケット）
の分解を行うタイミングコントローラとしてのＨＤＬＣ
コントローラ、２１６は受信用パスバッファ、２１７は
シリアル／パラレル変換器、２１８はＣＲＣ検査器、２
１９はフラグ検出、削除を行うフラグ検出器、２２０は
受信フレーム（パケット）データ、２２１は伝送路を形
成する受信回線、２２２は送受信データを変復調する伝
送路終端装置としてのモデムである。
構成例を示す図で、図中２０１は伝送制御手順の処理を
行うプロセッサ、２０２は送信（再送を含む）および受
信データ処理用のワークメモリ、２０３は受信データ、
２０４は送信データ、２０５はデータ転送用のインター
フェース、２０６はバスライン、２０７は送信用パスバ
ッファ、２０８はパラレル／シリアル変換器、２０９は
ＣＲＣ算出器、２１０はフラグ付加器、２１１は送信フ
レーム（パケット）データ、２１２は伝送路を形成する
送信回線、２１３は送信フレーム（パケット）形成を行
うタイミングコントローラとしてのＨＤＬＣコントロー
ラ、２１４はバスライン２０６を介してメモリのデータ
転送を直接行うＤＭＡ （ダイレクト・メモリ・アクセ
ス）コントローラ、２１５は受信フレーム（パケット）
の分解を行うタイミングコントローラとしてのＨＤＬＣ
コントローラ、２１６は受信用パスバッファ、２１７は
シリアル／パラレル変換器、２１８はＣＲＣ検査器、２
１９はフラグ検出、削除を行うフラグ検出器、２２０は
受信フレーム（パケット）データ、２２１は伝送路を形
成する受信回線、２２２は送受信データを変復調する伝
送路終端装置としてのモデムである。
第６図は第５図の伝送制御装置の動作タイミングの例を
示す図で、２３０はプロセッサ処理期間、２３１はメモ
リ転送期間、２３２はＣＲＣ処理期間である。
示す図で、２３０はプロセッサ処理期間、２３１はメモ
リ転送期間、２３２はＣＲＣ処理期間である。
次に動作について説明する。
まず、第３図、第４図を基に、例としたＨＤＬＣ手順の
動作を説明する。第３図において、１１０は伝送の対象
となる実際の送受信データであり、伝送制御装置では処
理の対象とはしない。この送受信データ１１０に対し、
伝送制御装置はフラグ１０３等の識別符号を含むプロト
コルデータ１０９を付加してＨＤＬＣ手順処理を行い、
通信の信頼性を向上させるものである。まず、フラグ１
０３によって１伝送単位であるｒフレーム（パケット）
１０１の区切りを識別する。次にアドレス１０４によっ
て通信対象の端末を識別し、コントロール１０５により
伝送制御処理動作を場合分けする。コントロール１０５
の内容としては例えばＬＡＰＢ （リンク・アクセス・
プロトコル・バランスド）の場合、制御情報（ＡＣＫ、
ＮＡＫ等）と送信フレームシーケンス番号４、受信フレ
ームシーケンス番号などが入っている。ＣＲＣｌｏＢは
■フレーム１０１中フラグ１０３を含まないデータに対
して算出され誤り検出に使用される。
動作を説明する。第３図において、１１０は伝送の対象
となる実際の送受信データであり、伝送制御装置では処
理の対象とはしない。この送受信データ１１０に対し、
伝送制御装置はフラグ１０３等の識別符号を含むプロト
コルデータ１０９を付加してＨＤＬＣ手順処理を行い、
通信の信頼性を向上させるものである。まず、フラグ１
０３によって１伝送単位であるｒフレーム（パケット）
１０１の区切りを識別する。次にアドレス１０４によっ
て通信対象の端末を識別し、コントロール１０５により
伝送制御処理動作を場合分けする。コントロール１０５
の内容としては例えばＬＡＰＢ （リンク・アクセス・
プロトコル・バランスド）の場合、制御情報（ＡＣＫ、
ＮＡＫ等）と送信フレームシーケンス番号４、受信フレ
ームシーケンス番号などが入っている。ＣＲＣｌｏＢは
■フレーム１０１中フラグ１０３を含まないデータに対
して算出され誤り検出に使用される。
第４図はＨＤＬＣ手）ＩＩ Ｌ Ａ Ｐ Ｂを例として
の伝送制御手順について説明したものである。Ａ局１２
０より、まず送信フレーム番号Ｎ （Ｓ）＝Ｏ１受信フ
レーム番号Ｎ （Ｒ）＝Ｏの１フレーム１２２を送信し
、次にＮ （Ｓ）、＝１． Ｎ （Ｒ） ＝Ｏの■フレ
ーム１２３を送信する。８局１２１は上記の■フレーム
１２２．１２３の誤りを検査し、正常に受信した場合、
送信フレーム番号ｎ （Ｓ） ＝０、 ｎ （Ｒ） ＝
２のＩフレーム１２４をＡ局１２０に送信する。この時
点でＡ局はＮ （Ｓ）、＝０゜Ｎ（Ｓ）＝１の送信デー
タは８局１２１に受信されたことを確認し、Ｂ局からの
データｎ （Ｓ） ＝０を受信する。次に、Ａ局１２０
はＮ （Ｓ）＝３゜Ｎ（Ｒ）＝１の！フレーム１２５を
送信する。８局１２１ではこのＩフレーム１２５の誤り
を検査し、誤りが存在すれば、Ａ局に対しｎ （Ｒ）
＝３のフレームをリジェクトしたことを示すＩフレーム
】２６をＡ局１２０に送信する。Ａ局１２０はこの■フ
レーム１２６を受信し、Ｎ （Ｓ）＝３゜Ｎ（Ｒ）＝１
の■フレーム１２５を再送信する。
の伝送制御手順について説明したものである。Ａ局１２
０より、まず送信フレーム番号Ｎ （Ｓ）＝Ｏ１受信フ
レーム番号Ｎ （Ｒ）＝Ｏの１フレーム１２２を送信し
、次にＮ （Ｓ）、＝１． Ｎ （Ｒ） ＝Ｏの■フレ
ーム１２３を送信する。８局１２１は上記の■フレーム
１２２．１２３の誤りを検査し、正常に受信した場合、
送信フレーム番号ｎ （Ｓ） ＝０、 ｎ （Ｒ） ＝
２のＩフレーム１２４をＡ局１２０に送信する。この時
点でＡ局はＮ （Ｓ）、＝０゜Ｎ（Ｓ）＝１の送信デー
タは８局１２１に受信されたことを確認し、Ｂ局からの
データｎ （Ｓ） ＝０を受信する。次に、Ａ局１２０
はＮ （Ｓ）＝３゜Ｎ（Ｒ）＝１の！フレーム１２５を
送信する。８局１２１ではこのＩフレーム１２５の誤り
を検査し、誤りが存在すれば、Ａ局に対しｎ （Ｒ）
＝３のフレームをリジェクトしたことを示すＩフレーム
】２６をＡ局１２０に送信する。Ａ局１２０はこの■フ
レーム１２６を受信し、Ｎ （Ｓ）＝３゜Ｎ（Ｒ）＝１
の■フレーム１２５を再送信する。
以上の様な手順で誤り制御を行い、信頼性の高い通信を
行っている。
行っている。
次に第５図の従来例の動作について説明する。
まず、送信Ｉフィールドデータ１０２を端末よりインタ
ーフェース２０５を通じて受は取り、メモリ２０２に記
憶する。次にプロセッサ２０１によりアドレス１０４及
びコントロール１０５を付加する処理を受け、ＤＭＡコ
ントローラ２１４によりバスライン２０６を通じてパス
バッファ２０７に転送される。そして、パスバッファ２
０７から伝送路クロックに同期してパラレル／シリアル
変換器２０８に転送され、ＣＲＣ算出器２０９によりＣ
ＲＣコード１０８を付加さた後に、フラグ付加器２１０
によりフラグ１０３を付加されてＩフレーム１０１を形
成し、モデム２２２により変調されて送信回線２１２へ
送出される。ここで、ＨＤＬＣＤＭＡコントローラ２１
３フレーム形成のタイミングを制御する。
ーフェース２０５を通じて受は取り、メモリ２０２に記
憶する。次にプロセッサ２０１によりアドレス１０４及
びコントロール１０５を付加する処理を受け、ＤＭＡコ
ントローラ２１４によりバスライン２０６を通じてパス
バッファ２０７に転送される。そして、パスバッファ２
０７から伝送路クロックに同期してパラレル／シリアル
変換器２０８に転送され、ＣＲＣ算出器２０９によりＣ
ＲＣコード１０８を付加さた後に、フラグ付加器２１０
によりフラグ１０３を付加されてＩフレーム１０１を形
成し、モデム２２２により変調されて送信回線２１２へ
送出される。ここで、ＨＤＬＣＤＭＡコントローラ２１
３フレーム形成のタイミングを制御する。
次に受信回線２２１より送られたデータをモデム２２２
により復調し、受信Ｉフレーム１０１をフラグ検出器２
２０によりフラグ１０３を検出することで識別し、ＣＲ
Ｃ検出器２１８により誤りを検査し、シリアル／パラレ
ル変換器２１７、パスバッファ２１６を通じ、ＤＭＡコ
ントローラ２１４によりバスライン２０６を介してメモ
リ２０２へ転送する。次にプロセッサ２０１によりアド
レス１０４、コントロール１０５処理を受け、インター
フェース２０５を介して受信Ｉフィールドデータ１０２
を端末へ送る。
により復調し、受信Ｉフレーム１０１をフラグ検出器２
２０によりフラグ１０３を検出することで識別し、ＣＲ
Ｃ検出器２１８により誤りを検査し、シリアル／パラレ
ル変換器２１７、パスバッファ２１６を通じ、ＤＭＡコ
ントローラ２１４によりバスライン２０６を介してメモ
リ２０２へ転送する。次にプロセッサ２０１によりアド
レス１０４、コントロール１０５処理を受け、インター
フェース２０５を介して受信Ｉフィールドデータ１０２
を端末へ送る。
第６図は動作タイミングを示すもので、削除したフラグ
１０３に対応した時間がプロセッサ処理期間２３０とな
り、他はメモリ転送期間２３１又はＣＲＣ処理期間２３
２に１フレーム（パケット）の伝送時間が割当てられて
いる。
１０３に対応した時間がプロセッサ処理期間２３０とな
り、他はメモリ転送期間２３１又はＣＲＣ処理期間２３
２に１フレーム（パケット）の伝送時間が割当てられて
いる。
従来のデータ伝送制御装置は以上の様に構成されている
ので、ＤＭＡコントローラによるデータ転送りロックが
伝送路クロックに従属するためデータの転送期間のバス
ライン占有率が高くなり、高速伝送を行う場合にプロセ
ッサの処理時間が不足する為に、連続したフレームの間
にプロセッサの処理時間を確保するために本来不要なフ
ラグを挿入することが必要で、高速回線を有効に活用で
きないなどの問題点があった。
ので、ＤＭＡコントローラによるデータ転送りロックが
伝送路クロックに従属するためデータの転送期間のバス
ライン占有率が高くなり、高速伝送を行う場合にプロセ
ッサの処理時間が不足する為に、連続したフレームの間
にプロセッサの処理時間を確保するために本来不要なフ
ラグを挿入することが必要で、高速回線を有効に活用で
きないなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、高速回線を使用してもプロセッサの処理時間
を十分に取ることができるようにして、フラグを無駄に
犀入することを不要にし、高速回線を有効に活用するこ
とのできるデータ伝送制御方式を得ることを目的とする
。
たもので、高速回線を使用してもプロセッサの処理時間
を十分に取ることができるようにして、フラグを無駄に
犀入することを不要にし、高速回線を有効に活用するこ
とのできるデータ伝送制御方式を得ることを目的とする
。
この発明に係るデータ伝送制御方式は、伝送路終端装置
を介して送受信されるフレームを複数フレーム記憶可能
なバッファメモリと、このバッファメモリに入力される
フレームの区切りを検出する検出器とを備え、上記検出
器の出力にもとづき、バッファメモリの記憶領域を切替
えるとともにタイミングコントローラでフレーム単位の
転送タイミングを制御し、上記バッファメモリとプロセ
ッサのワークメモリ間のデータ転送をダイレクトメモリ
アクセスコントローラによるデータ転送りロックに同期
させるようにしたものである。
を介して送受信されるフレームを複数フレーム記憶可能
なバッファメモリと、このバッファメモリに入力される
フレームの区切りを検出する検出器とを備え、上記検出
器の出力にもとづき、バッファメモリの記憶領域を切替
えるとともにタイミングコントローラでフレーム単位の
転送タイミングを制御し、上記バッファメモリとプロセ
ッサのワークメモリ間のデータ転送をダイレクトメモリ
アクセスコントローラによるデータ転送りロックに同期
させるようにしたものである。
この発明におけるバッファメモリは、フレームの区切り
を検出する検出器の出力にもとづき切替えられるととも
に伝送路側に接続された場合は伝送路クロックに同期し
てアクセスされ、バスライン側に接続された場合はデー
タ転送りロックに同期してアクセスされることにより速
度変換を行うことで、バスラインの占有時間を減少させ
てプロセッサ処理時間を増大させ、高速データ伝送を可
能とする。
を検出する検出器の出力にもとづき切替えられるととも
に伝送路側に接続された場合は伝送路クロックに同期し
てアクセスされ、バスライン側に接続された場合はデー
タ転送りロックに同期してアクセスされることにより速
度変換を行うことで、バスラインの占有時間を減少させ
てプロセッサ処理時間を増大させ、高速データ伝送を可
能とする。
以下、この発明の一実施例を図について説明する。第１
図において、■は伝送制御手順を処理するプロセッサ、
２は上記処理に用いるプロセッサ１のワークメモリ、３
は受信データ、４は送信データ、５は端末とのデータ転
送を行うインターフェース、６はデータ転送に用いるバ
スライン、７は送信用パスバッファ、８はパラレル／シ
リアル変換器、９はＣＲＣ算出器、１０はフラグ付加器
、１１は送信フレームを２個記憶可能な送信ダブルバッ
ファ（＃１．＃２） 、１２は送信フレームデータ、１
３は送信回線、１４は送信ＨＤＬＣフレーム形成制御信
号、１５はフラグデータ、１６はタイミングコントロー
ラとしての送信ＨＤＬＣコントローラ、１７は送信デー
タ転送タイミング制御信号、１８はフラグ検出器、１９
は伝送路クロック、２０はデータ転送を行うＤＭＡ （
ダイレクトメモリアクセス）コントローラ、２１はタイ
ミングコントローラとしての受信ＨＤＬＣコントローラ
、２２は受信ＨＤＬＣフレーム分解制御信号、２３は受
信データ転送タイミング制御信号、２４はフラグ検出器
、２５はパスバッファ、２６はシリアル／パラレル変換
器、２７は誤り検出を行うＣＲＣチェック器、２８はフ
ラグを削除するフラグ削除器、２９は上記送信ダブルバ
ッファ１１と同様な受信ダブルバッファ（＃１． ＃２
） 、３０は受信フレームデータ、３１は変復調を行う
伝送路終端装置としてのモデム、３２は受信回線である
。
図において、■は伝送制御手順を処理するプロセッサ、
２は上記処理に用いるプロセッサ１のワークメモリ、３
は受信データ、４は送信データ、５は端末とのデータ転
送を行うインターフェース、６はデータ転送に用いるバ
スライン、７は送信用パスバッファ、８はパラレル／シ
リアル変換器、９はＣＲＣ算出器、１０はフラグ付加器
、１１は送信フレームを２個記憶可能な送信ダブルバッ
ファ（＃１．＃２） 、１２は送信フレームデータ、１
３は送信回線、１４は送信ＨＤＬＣフレーム形成制御信
号、１５はフラグデータ、１６はタイミングコントロー
ラとしての送信ＨＤＬＣコントローラ、１７は送信デー
タ転送タイミング制御信号、１８はフラグ検出器、１９
は伝送路クロック、２０はデータ転送を行うＤＭＡ （
ダイレクトメモリアクセス）コントローラ、２１はタイ
ミングコントローラとしての受信ＨＤＬＣコントローラ
、２２は受信ＨＤＬＣフレーム分解制御信号、２３は受
信データ転送タイミング制御信号、２４はフラグ検出器
、２５はパスバッファ、２６はシリアル／パラレル変換
器、２７は誤り検出を行うＣＲＣチェック器、２８はフ
ラグを削除するフラグ削除器、２９は上記送信ダブルバ
ッファ１１と同様な受信ダブルバッファ（＃１． ＃２
） 、３０は受信フレームデータ、３１は変復調を行う
伝送路終端装置としてのモデム、３２は受信回線である
。
第２図は第１図のデータ伝送制御装置の受信側の動作タ
イミングを示す図で、図中、３３はダブルバッファ＃ｌ
の書込み期間、３４はＣＲＣ処理期間、３５はダブルバ
ッファ＃１→＃２への切替期間、３６はダブルバッファ
＃２の書き込み期間、３７はＣＲＣ処理期間、３８はダ
ブルバッファ＃２→＃１への切替期間、３９はダブルバ
ッファ＃２の内容をプロセッサが処理する期間、４０は
ダブルバッファ＃１の内容を転送する期間、４１はダブ
ルバッファ＃１の内容をプロセッサが処理する期間、４
２はダブルバッファ＃２の内容を転送する期間である。
イミングを示す図で、図中、３３はダブルバッファ＃ｌ
の書込み期間、３４はＣＲＣ処理期間、３５はダブルバ
ッファ＃１→＃２への切替期間、３６はダブルバッファ
＃２の書き込み期間、３７はＣＲＣ処理期間、３８はダ
ブルバッファ＃２→＃１への切替期間、３９はダブルバ
ッファ＃２の内容をプロセッサが処理する期間、４０は
ダブルバッファ＃１の内容を転送する期間、４１はダブ
ルバッファ＃１の内容をプロセッサが処理する期間、４
２はダブルバッファ＃２の内容を転送する期間である。
なお、４３はダブルバッファの動作タイミング、４４は
プロセッサの動作タイミングである。
プロセッサの動作タイミングである。
次に動作について説明する。まず、インターフェース５
よりメモリ２に送信データ４を書き込み、プロセッサ１
により処理を受け、バスライン６を通じてパスバッファ
７、パラレルシリアル変換器８、ＣＲＣ算出器９．フラ
グ付加器１０により送信フレゴムを形成するとともに、
ＤＭＡコントローラ２０により高速にダブルバッファ１
１の＃１に転送する。送信ＨＤＬＣコントローラ１６は
フラグ検出器１８により１送信フレームの転送を検知し
転送タイミングを制御する。次に伝送路クロック１９に
より転送した内容１２をモデム３１を通じて送信回線１
３へ送出する。この間にダブルバッファ１１の記憶領域
が＃１から＃２に切替えられ、次の１送信フレームが上
記と同様にＤＭＡコントローラ２０により高速にダブル
バッファ１１の＃２に転送される。一方、受信回線３２
よりモデム３１を通じて受信した受信フレームデータ３
０を、フラグ検出器２４により伝送フレームの区切を検
出して、受信ダブルバッファ２９の＃１と＃２を交互に
切替えながら伝送路クロック１９により受信ダブルバッ
ファ２９に書込む。１フレームの書込みが終了したら、
終了を転送タイミング制御信号２３を通じて受信ＨＤＬ
Ｃコントローラ２１に通知し、フレーム分解制御信号２
２に従いフラグ削除器２８、ＣＲＣチェック器２７、シ
リアル／パラレール変換Ｂ２６、パスバッファ２５を通
じてフレームを分解し、高速にＤＭＡ２０によりバスラ
イン６を介してメモリ２へ転送される。次にプロセッサ
１により伝送制御手順に従った処理を受け、再びバスラ
イン６を介し、インク 。
よりメモリ２に送信データ４を書き込み、プロセッサ１
により処理を受け、バスライン６を通じてパスバッファ
７、パラレルシリアル変換器８、ＣＲＣ算出器９．フラ
グ付加器１０により送信フレゴムを形成するとともに、
ＤＭＡコントローラ２０により高速にダブルバッファ１
１の＃１に転送する。送信ＨＤＬＣコントローラ１６は
フラグ検出器１８により１送信フレームの転送を検知し
転送タイミングを制御する。次に伝送路クロック１９に
より転送した内容１２をモデム３１を通じて送信回線１
３へ送出する。この間にダブルバッファ１１の記憶領域
が＃１から＃２に切替えられ、次の１送信フレームが上
記と同様にＤＭＡコントローラ２０により高速にダブル
バッファ１１の＃２に転送される。一方、受信回線３２
よりモデム３１を通じて受信した受信フレームデータ３
０を、フラグ検出器２４により伝送フレームの区切を検
出して、受信ダブルバッファ２９の＃１と＃２を交互に
切替えながら伝送路クロック１９により受信ダブルバッ
ファ２９に書込む。１フレームの書込みが終了したら、
終了を転送タイミング制御信号２３を通じて受信ＨＤＬ
Ｃコントローラ２１に通知し、フレーム分解制御信号２
２に従いフラグ削除器２８、ＣＲＣチェック器２７、シ
リアル／パラレール変換Ｂ２６、パスバッファ２５を通
じてフレームを分解し、高速にＤＭＡ２０によりバスラ
イン６を介してメモリ２へ転送される。次にプロセッサ
１により伝送制御手順に従った処理を受け、再びバスラ
イン６を介し、インク 。
−フェース５により受信データ３を端末へ送出する。
第２図はこの動作タイミングを示すもので、データ転送
期間４０が伝送速度に対して充分に早ければ、プロセッ
サ１の処理期間３９．４１は充分長く取ることができる
。このため、ダブルバッファ１１．２９の書き込み／読
み出しは伝送路クロックとＤＭＡコントローラ２０によ
る高速なデータ転送りロックを切替で、ＣＲＣ処理を行
いつつメモリ間との転送、データの送受信を行う。
期間４０が伝送速度に対して充分に早ければ、プロセッ
サ１の処理期間３９．４１は充分長く取ることができる
。このため、ダブルバッファ１１．２９の書き込み／読
み出しは伝送路クロックとＤＭＡコントローラ２０によ
る高速なデータ転送りロックを切替で、ＣＲＣ処理を行
いつつメモリ間との転送、データの送受信を行う。
従って、バッファメモリ１１又は２９を伝送路側からは
伝送路クロックに同期してアクセスし、バスライン側か
らはＤＭＡコントローラ２０による高速なデータ転送り
ロックに同期してアクセスすることにより速度変換を行
うことで、バスライン６の占有時間を減少させることが
でき、不要なフラグを付加することなくプロセッサ処理
時間を増大させ、高速データ伝送が可能となる。
伝送路クロックに同期してアクセスし、バスライン側か
らはＤＭＡコントローラ２０による高速なデータ転送り
ロックに同期してアクセスすることにより速度変換を行
うことで、バスライン６の占有時間を減少させることが
でき、不要なフラグを付加することなくプロセッサ処理
時間を増大させ、高速データ伝送が可能となる。
なお、上記実施例では、全二重回線へ適用した場合を示
したが、半二重回線へ適用してもよい。
したが、半二重回線へ適用してもよい。
また、上記実施例では誤り制御による自動再送を行うＨ
ＤＬＣ手順を実行する場合について示したが、他の高度
な伝送制御手順や、他の伝送手順、例えば回線交換や動
的回線割当などに適用してもよく、上記実施例と同様の
効果を奏する。
ＤＬＣ手順を実行する場合について示したが、他の高度
な伝送制御手順や、他の伝送手順、例えば回線交換や動
的回線割当などに適用してもよく、上記実施例と同様の
効果を奏する。
以上説明したように、この発明によるデータ伝送制御方
式によれば、伝送路終端装置を介して送受信されるフレ
ームを複数フレーム記憶可能なバッファメモリと、この
バッファメモリに入力されるフレームの区切りを検出す
る検出器とを備え、上記検出器の出力にもとづき、バッ
ファメモリの記憶領域を切替えるとともにタイミングコ
ントローラでフレーム準位の転送タイミングを制御し、
上記バッファメモリとプロセッサのワークメモリ間のデ
ータ転送をダイレクトメモリアクセスコントローラによ
るデータ転送りロックに同期させるようにしたことによ
り、伝送路クロックによらずバスラインを高速転送する
ことができるので、高速回線を使用してもプロセッサの
処理時間を十分に取ることができ、高速回線を有効に活
用することができるという効果がある。
式によれば、伝送路終端装置を介して送受信されるフレ
ームを複数フレーム記憶可能なバッファメモリと、この
バッファメモリに入力されるフレームの区切りを検出す
る検出器とを備え、上記検出器の出力にもとづき、バッ
ファメモリの記憶領域を切替えるとともにタイミングコ
ントローラでフレーム準位の転送タイミングを制御し、
上記バッファメモリとプロセッサのワークメモリ間のデ
ータ転送をダイレクトメモリアクセスコントローラによ
るデータ転送りロックに同期させるようにしたことによ
り、伝送路クロックによらずバスラインを高速転送する
ことができるので、高速回線を使用してもプロセッサの
処理時間を十分に取ることができ、高速回線を有効に活
用することができるという効果がある。
第１図はこの発明の一実施例によるデータ伝送制御装置
の構成を示す図、第２図はこの発明の一実施例によるデ
ータ伝送制御装置の動作タイミングを示す図、第３図は
伝送制御手順の例としたＨＤＬＣ手順によるフレーム構
成の例を示す図、第４図は例としたＨＤＬＣ−ＬＡＰＢ
手順の伝送制御動作例を示す図、第５図は従来のデータ
伝送制御装置の一構成例を示す図、第６図は従来のデー
タ伝送制御装置の動作タイミングを示す図である。 １はプロセッサ、２はワークメモリ、５はインターフェ
ース、６はバスライン、７はパスバッファ、８はパラレ
ル／シリアル変換器、９はＣＲＣ算出器、１０はフラグ
付加器、１１は送信ダブルバッファ （バッファメモリ
）、１６は送信ＨＤＬＣＤＭＡコントローラミングコン
トローラ）、１８はフラグ検出器、２０はＤＭＡコント
ローラ、２１は受信ＨＤＬＣＤＭＡコントローラミング
コントローラ）、２４はフラグ検出器、２５はパスバッ
ファ、２６はシリアル／パラレル変換器、２７はＣＲＣ
検査器、２８はフラグ削除器、２９は受信ダブルバッフ
ァ（バッファメモリ）、３１はモデム（伝送路終端装置
）。 代理人 大音 増雄（ほか２名） 第４図 で−Ｎ ｉ晧 ）
Ｕつ 詠
の構成を示す図、第２図はこの発明の一実施例によるデ
ータ伝送制御装置の動作タイミングを示す図、第３図は
伝送制御手順の例としたＨＤＬＣ手順によるフレーム構
成の例を示す図、第４図は例としたＨＤＬＣ−ＬＡＰＢ
手順の伝送制御動作例を示す図、第５図は従来のデータ
伝送制御装置の一構成例を示す図、第６図は従来のデー
タ伝送制御装置の動作タイミングを示す図である。 １はプロセッサ、２はワークメモリ、５はインターフェ
ース、６はバスライン、７はパスバッファ、８はパラレ
ル／シリアル変換器、９はＣＲＣ算出器、１０はフラグ
付加器、１１は送信ダブルバッファ （バッファメモリ
）、１６は送信ＨＤＬＣＤＭＡコントローラミングコン
トローラ）、１８はフラグ検出器、２０はＤＭＡコント
ローラ、２１は受信ＨＤＬＣＤＭＡコントローラミング
コントローラ）、２４はフラグ検出器、２５はパスバッ
ファ、２６はシリアル／パラレル変換器、２７はＣＲＣ
検査器、２８はフラグ削除器、２９は受信ダブルバッフ
ァ（バッファメモリ）、３１はモデム（伝送路終端装置
）。 代理人 大音 増雄（ほか２名） 第４図 で−Ｎ ｉ晧 ）
Ｕつ 詠
Claims (1)
- フレーム同期方式による伝送制御手順にもとづきデータ
伝送を制御するプロセッサと、上記プロセッサのワーク
メモリと、このメモリへの伝送データの入出力をバスラ
インを介して直接行うダイレクトメモリアクセスコント
ローラと、一定量の伝送データに識別符号を付加するフ
レーム形成又はその分解を制御するタイミングコントロ
ーラと、伝送路クロックに同期して上記フレーム形成さ
れたデータの送受信を行う伝送路終端装置とを備えたデ
ータ伝送制御装置において、上記伝送路終端装置を介し
て送受信されるフレームを複数フレーム記憶可能なバッ
ファメモリと、このバッファメモリに入力されるフレー
ムの区切りを検出する検出器とを備え、上記検出器の出
力にもとづき、バッファメモリの記憶領域を切替えると
ともにタイミングコントローラでフレーム単位の転送タ
イミングを制御し、上記バッファメモリとプロセッサの
ワークメモリ間のデータ転送をダイレクトメモリアクセ
スコントローラによるデータ転送りロックに同期させる
ようにしたことを特徴とするデータ伝送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60125561A JPS61283258A (ja) | 1985-06-10 | 1985-06-10 | デ−タ伝送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60125561A JPS61283258A (ja) | 1985-06-10 | 1985-06-10 | デ−タ伝送制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61283258A true JPS61283258A (ja) | 1986-12-13 |
Family
ID=14913243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60125561A Pending JPS61283258A (ja) | 1985-06-10 | 1985-06-10 | デ−タ伝送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61283258A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009188479A (ja) * | 2008-02-04 | 2009-08-20 | Oki Electric Ind Co Ltd | ネットワーク・プロセッサ |
-
1985
- 1985-06-10 JP JP60125561A patent/JPS61283258A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009188479A (ja) * | 2008-02-04 | 2009-08-20 | Oki Electric Ind Co Ltd | ネットワーク・プロセッサ |
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