JPS6127674A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6127674A JPS6127674A JP14992784A JP14992784A JPS6127674A JP S6127674 A JPS6127674 A JP S6127674A JP 14992784 A JP14992784 A JP 14992784A JP 14992784 A JP14992784 A JP 14992784A JP S6127674 A JPS6127674 A JP S6127674A
- Authority
- JP
- Japan
- Prior art keywords
- memory cells
- mis type
- type transistor
- memory cell
- mis
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体記憶装置に関し、特にスタチックＲ
ＡＭのメモリセル配列方法の改良に関するものである。
ＡＭのメモリセル配列方法の改良に関するものである。
第１図は一般的なスタチックＲＡＭのメモリセルの回路
図を示すものである。図において、ＴＩ。
図を示すものである。図において、ＴＩ。
Ｔ２はワード線１をゲート入力とし、メモリセルとディ
ジット線２を接続するアクセストランジスタ（第１．第
２のＭＩＳ形トランジスタ） 、Ｔ３゜Ｔ４はドレイン
とゲートを互いに交差接続したインバータトランジスタ
（第３．第４のＭＩＳ形トランジスタ）、Ｒ１，Ｒ２は
トランジスタＴ３゜Ｔ４に対しデータ保持電流を供給す
るための抵抗である。
ジット線２を接続するアクセストランジスタ（第１．第
２のＭＩＳ形トランジスタ） 、Ｔ３゜Ｔ４はドレイン
とゲートを互いに交差接続したインバータトランジスタ
（第３．第４のＭＩＳ形トランジスタ）、Ｒ１，Ｒ２は
トランジスタＴ３゜Ｔ４に対しデータ保持電流を供給す
るための抵抗である。
この従来の半導体記憶装置のメモリセルパターンとその
配置の例を各々第２図、第３図に示す。
配置の例を各々第２図、第３図に示す。
図中の太い実線３は、１ビツトあたりのメモリセルの領
域を示すものであり、また、実線４は半導体基板表面の
活性領域で、ＭＩＳ形トランジスタのソースおよびトレ
インを形成するための領域である。そしてこの活性領域
４と点線で示す第１ポリシリコン５との重なり部に第１
ないし第４のＭＩＳ形トランジスタＴ１〜Ｔ４のチャネ
ル及びゲートが形成され、破線で示す第２ポリシリコン
ロの一部に高抵抗Ｒ１，Ｒ２が形成されている。活性領
域４と金属配線により形成されるピント線（ディジット
線）２とは一点鎖線で示す第１スルーホール７を通して
接続され、活性領域４と第１ポリシリコン５とは二点鎖
線の第２スルーホール８を通して第２ポリシリコンロを
介して接続されている。
域を示すものであり、また、実線４は半導体基板表面の
活性領域で、ＭＩＳ形トランジスタのソースおよびトレ
インを形成するための領域である。そしてこの活性領域
４と点線で示す第１ポリシリコン５との重なり部に第１
ないし第４のＭＩＳ形トランジスタＴ１〜Ｔ４のチャネ
ル及びゲートが形成され、破線で示す第２ポリシリコン
ロの一部に高抵抗Ｒ１，Ｒ２が形成されている。活性領
域４と金属配線により形成されるピント線（ディジット
線）２とは一点鎖線で示す第１スルーホール７を通して
接続され、活性領域４と第１ポリシリコン５とは二点鎖
線の第２スルーホール８を通して第２ポリシリコンロを
介して接続されている。
第２スルーホール８の数は１ビツトあたり３個あり、ト
ランジスタＴ２．Ｔ４のソースおよびドレインとトラン
ジスタＴ３のゲートと抵抗Ｒ２とを接続するもの８０１
トランジスタＴ１のソースとトランジスタＴ４のゲー
トと抵抗Ｒ１とを接続するもの８ｂ２ トランジスタＴ
゛３のドレインとトランジスタＴ４のゲートとを接続す
るもの８ａがある。
ランジスタＴ２．Ｔ４のソースおよびドレインとトラン
ジスタＴ３のゲートと抵抗Ｒ２とを接続するもの８０１
トランジスタＴ１のソースとトランジスタＴ４のゲー
トと抵抗Ｒ１とを接続するもの８ｂ２ トランジスタＴ
゛３のドレインとトランジスタＴ４のゲートとを接続す
るもの８ａがある。
ここでトランジスタＴ１のソース（第６図中の６下の４
）とトランジスタＴ３のドレイン（第６図中の６ａ下の
４）とは活性領域４により接続せずに、活性領域４上の
絶縁層上に形成される他の導電層（第６図中の５）と第
２スルーホール８ａ。
）とトランジスタＴ３のドレイン（第６図中の６ａ下の
４）とは活性領域４により接続せずに、活性領域４上の
絶縁層上に形成される他の導電層（第６図中の５）と第
２スルーホール８ａ。
８ｂ内に形成された第２ポリシリコンロａ、６とを用い
て接続されている。この第２図の例では、該他の導電層
として、トランジスタＴ４のゲートである第１ポリシリ
コン５を用いているが、第２ポリシリコンを用いて接続
してもよい。
て接続されている。この第２図の例では、該他の導電層
として、トランジスタＴ４のゲートである第１ポリシリ
コン５を用いているが、第２ポリシリコンを用いて接続
してもよい。
第６図に、上記接続を示す断面図を示す。図において、
１１はその中にトランジスタＴ１のゲート１が形成され
ている絶縁層、１２はその上に第１ポリシリコン５が形
成されている絶縁層、１３はその中にトランジスタＴ３
のゲート５が形成されている絶縁層、１４．１５は分離
領域、１６は第１ポリシリコン５上に形成された絶縁層
である。
１１はその中にトランジスタＴ１のゲート１が形成され
ている絶縁層、１２はその上に第１ポリシリコン５が形
成されている絶縁層、１３はその中にトランジスタＴ３
のゲート５が形成されている絶縁層、１４．１５は分離
領域、１６は第１ポリシリコン５上に形成された絶縁層
である。
なお同図中のＸＹＺは第２図中のＸＹｚにそれぞれ対応
している。
している。
そして第２図の下端部分を見るとわかるように、この従
来のメモリセル３では、上記第２スルーホール８のうち
３番目の第２スル〜ホール８ａは第２図のメモリセル３
の下方に位置するため、これに関連する活性領域４ａと
第２ポリシリコンロａを、メモリセル３の底辺近くに位
置する接地配線としての活性領域４ｂ及び電源配線とし
ての第２ポリシリコンロｂと、分離するための縦方向の
隔たりが必要である。
来のメモリセル３では、上記第２スルーホール８のうち
３番目の第２スル〜ホール８ａは第２図のメモリセル３
の下方に位置するため、これに関連する活性領域４ａと
第２ポリシリコンロａを、メモリセル３の底辺近くに位
置する接地配線としての活性領域４ｂ及び電源配線とし
ての第２ポリシリコンロｂと、分離するための縦方向の
隔たりが必要である。
従来の半導体記憶装置は、第３図のようにメモリセルの
底辺同志が対面し、同一ディジット線２に接続されるメ
モリセルが一直線になるよう、メモリセルが配置されて
いる。このため、第２図で示したメモリセル３の左下端
部分と右下端部分とはパターンが疎であるにもかかわら
ず、上記３番−目の第２スルーホール８ａのある中央下
端部分によってメモリセルの底辺位置が決定されていた
。
底辺同志が対面し、同一ディジット線２に接続されるメ
モリセルが一直線になるよう、メモリセルが配置されて
いる。このため、第２図で示したメモリセル３の左下端
部分と右下端部分とはパターンが疎であるにもかかわら
ず、上記３番−目の第２スルーホール８ａのある中央下
端部分によってメモリセルの底辺位置が決定されていた
。
したがって、メモリセルの縦寸法（ａ１）が大きくなる
欠点があった。
欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、メモリセルの底辺形状をＶ字形ま
たは逆Ｖ字形とし、同一のディジット線に接続される該
メモリセルを、２メモリセル毎にワード線方向に該方向
のメモリセル幅の１／２だけずれて配置することにより
、より小さな縦寸法のメモリセル、したがってより小さ
なチ・７プサイズを有する半導体記憶装置を提供するこ
とを目的としている。
めになされたもので、メモリセルの底辺形状をＶ字形ま
たは逆Ｖ字形とし、同一のディジット線に接続される該
メモリセルを、２メモリセル毎にワード線方向に該方向
のメモリセル幅の１／２だけずれて配置することにより
、より小さな縦寸法のメモリセル、したがってより小さ
なチ・７プサイズを有する半導体記憶装置を提供するこ
とを目的としている。
以下、この発明の一実施例を図について説明する。第４
図は本発明の一実施例による半導体記憶装置のメモリセ
ルのパターンを示す。
図は本発明の一実施例による半導体記憶装置のメモリセ
ルのパターンを示す。
第４図において、第１図ないし第３図と同一符号は同一
のものを示し、本実施例のメモリセルパターンは上端部
と中央部は第２図のものと同じであるが、パターンに余
裕のある左下端部と右下端部とが削除され、７字形の底
辺をしている。この結果、実効的な縦寸法ａ２は従来の
ものａｌより１０％程度小さくなっている。
のものを示し、本実施例のメモリセルパターンは上端部
と中央部は第２図のものと同じであるが、パターンに余
裕のある左下端部と右下端部とが削除され、７字形の底
辺をしている。この結果、実効的な縦寸法ａ２は従来の
ものａｌより１０％程度小さくなっている。
第５図は第４図で示したメモリセルの配置を示した図で
ある。上辺および側辺におけるメモリセル相互の位置関
係は第３図で示したものと同じであるが、底辺がＶ字形
をしているために、底辺における位置関係は２分の１メ
モリセル分だけワード線方向にずれている。即ち、同一
ディジット線２に接続されるメモリセルは、−直線上に
並ばず、２メモリセル毎に各セル横寸法の２分の１だけ
ずれている。
ある。上辺および側辺におけるメモリセル相互の位置関
係は第３図で示したものと同じであるが、底辺がＶ字形
をしているために、底辺における位置関係は２分の１メ
モリセル分だけワード線方向にずれている。即ち、同一
ディジット線２に接続されるメモリセルは、−直線上に
並ばず、２メモリセル毎に各セル横寸法の２分の１だけ
ずれている。
このように、本実施例では、メモリセルの配置を各セル
横寸法の２分の１だけずらしたジグザグ配置としたので
、■字形底辺を持つメモリセルを効果的に、かつ高密度
に配置することができる。
横寸法の２分の１だけずらしたジグザグ配置としたので
、■字形底辺を持つメモリセルを効果的に、かつ高密度
に配置することができる。
この配置方法ではメモリセル配列の左右の辺に凹凸１０
．１１が生じるために余分な面積を必要とするが、縦寸
法の縮小の効果はそれ以上に大きく、しかもこの効果は
メモリ容量が増大して縦方向のメモリセルの数が増大す
る程大きくなる。
．１１が生じるために余分な面積を必要とするが、縦寸
法の縮小の効果はそれ以上に大きく、しかもこの効果は
メモリ容量が増大して縦方向のメモリセルの数が増大す
る程大きくなる。
なお、上記実施例ではメモリセルがＶ字形底辺を持つも
のである場合について示したが、このメモリセルはその
真中の下端部が削除された逆■字形の底辺を持つメモリ
セルであってもよく、上記と同様の配列により高密度に
配置することが可能となる。また、２分の１セルだけず
らす方向として左、右、右、左の順に行なって、４メモ
リセルで一周期を構成するものを示したが、これは必ず
しもこの順でな（でもよく、上記と同様、縦寸法の縮小
が達成できる。
のである場合について示したが、このメモリセルはその
真中の下端部が削除された逆■字形の底辺を持つメモリ
セルであってもよく、上記と同様の配列により高密度に
配置することが可能となる。また、２分の１セルだけず
らす方向として左、右、右、左の順に行なって、４メモ
リセルで一周期を構成するものを示したが、これは必ず
しもこの順でな（でもよく、上記と同様、縦寸法の縮小
が達成できる。
以上のようにこの発明によれば、メモリセルをその底辺
形状がＶ字状または逆Ｖ字状となるように構成し、かつ
同一ビット線に接続される該メモリセルを、２メモリセ
ル毎に該ビット線と垂直な方向に２分の１メモリセルだ
けずらして配置するようにしたので、ビット線方向の寸
法の小さい、従ってチップサイズの小さい半導体記憶装
置が得られる効果がある。
形状がＶ字状または逆Ｖ字状となるように構成し、かつ
同一ビット線に接続される該メモリセルを、２メモリセ
ル毎に該ビット線と垂直な方向に２分の１メモリセルだ
けずらして配置するようにしたので、ビット線方向の寸
法の小さい、従ってチップサイズの小さい半導体記憶装
置が得られる効果がある。
【図面の簡単な説明】
第１１１！Ｊは従来の半導体記憶装置におけるメモリセ
ルの回路図、第２図は第１図のメモリセルのパターン図
、第３図は第２図のメモリセルの配置方法を示す図、第
４図はこの発明の一実施例による半導体記憶装置におけ
るメモリセルのパターン図、第５図は上記メモリセルの
配置方法を示す図、第６図は第２図のＸ−Ｙ−４線断面
図である。 １・・・ワード線、２・・・ディジット線、３・・・メ
モリセル、４・・・活性領域、５・・・第１ポリシリコ
ン（導電層）、６・・・第２ポリシリコン、７・・・第
１スルーホール、８・・・第２スルーホール、Ｔ１〜Ｔ
４・・・第１ないし第４のＭＩＳ形トランジスタ、Ｒ１
，Ｒ２・・・抵抗。 第１図 第２図 第３図 第４図 第５図
ルの回路図、第２図は第１図のメモリセルのパターン図
、第３図は第２図のメモリセルの配置方法を示す図、第
４図はこの発明の一実施例による半導体記憶装置におけ
るメモリセルのパターン図、第５図は上記メモリセルの
配置方法を示す図、第６図は第２図のＸ−Ｙ−４線断面
図である。 １・・・ワード線、２・・・ディジット線、３・・・メ
モリセル、４・・・活性領域、５・・・第１ポリシリコ
ン（導電層）、６・・・第２ポリシリコン、７・・・第
１スルーホール、８・・・第２スルーホール、Ｔ１〜Ｔ
４・・・第１ないし第４のＭＩＳ形トランジスタ、Ｒ１
，Ｒ２・・・抵抗。 第１図 第２図 第３図 第４図 第５図
Claims (2)
- （１）２次元に配置されたメモリセルの配列を有し、該
配列の第１の方向にディジット線を、該配列の第２の方
向にワード線を有する半導体記憶装置において、上記各
メモリセルはそのワード線の方向の下辺又は上辺がＶ字
形又は逆Ｖ字形をしており、同一のディジット線に接続
されるメモリセルが２メモリセル毎に上記第２の方向に
該方向のメモリセル幅の２分の１だけずれて配置されて
いることを特徴とする半導体記憶装置。 - （２）上記メモリセルは４つのＭＩＳ形トランジスタを
含み、上記ワード線が第１と第２のＭＩＳ形トランジス
タのゲートを形成し、上記ディジット線が第１と第２の
ＭＩＳ形トランジスタのドレインと接続され、第１のＭ
ＩＳ形トランジスタのソースと第３のＭＩＳ形トランジ
スタのドレインと第４のＭＩＳ形トランジスタのゲート
とが接続され、第２のＭＩＳ形トランジスタのソースと
第４のＭＩＳ形トランジスタのドレインと第３のＭＩＳ
形トランジスタのゲートとが接続され、該第１のＭＩＳ
形トランジスタのソースと第３のＭＩＳ形トランジスタ
のドレインとの接続が該ソースおよびドレインを形成す
る半導体基板表面の活性領域以外の導電層を経由して行
われていることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14992784A JPS6127674A (ja) | 1984-07-17 | 1984-07-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14992784A JPS6127674A (ja) | 1984-07-17 | 1984-07-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6127674A true JPS6127674A (ja) | 1986-02-07 |
Family
ID=15485614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14992784A Pending JPS6127674A (ja) | 1984-07-17 | 1984-07-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6127674A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7105901B1 (en) | 1998-01-29 | 2006-09-12 | Renesas Technology Corp. | Semiconductor device |
-
1984
- 1984-07-17 JP JP14992784A patent/JPS6127674A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7105901B1 (en) | 1998-01-29 | 2006-09-12 | Renesas Technology Corp. | Semiconductor device |
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