JPS61272937A - 気相成長式化学蒸着の制御方法 - Google Patents

気相成長式化学蒸着の制御方法

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Publication number
JPS61272937A
JPS61272937A JP11427785A JP11427785A JPS61272937A JP S61272937 A JPS61272937 A JP S61272937A JP 11427785 A JP11427785 A JP 11427785A JP 11427785 A JP11427785 A JP 11427785A JP S61272937 A JPS61272937 A JP S61272937A
Authority
JP
Japan
Prior art keywords
wafer
film
transparent plate
reactor
film thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11427785A
Other languages
English (en)
Inventor
Naohisa Asaka
浅香 尚久
Yoshikazu Minegishi
峰岸 美一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi High Tech Corp
Original Assignee
Hitachi Electronics Engineering Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Electronics Engineering Co Ltd filed Critical Hitachi Electronics Engineering Co Ltd
Priority to JP11427785A priority Critical patent/JPS61272937A/ja
Publication of JPS61272937A publication Critical patent/JPS61272937A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、反応炉内に半導体ウェハを置いて加熱しつつ
、該反応炉内に反応ガスを送入、流通せ″しめ、化学反
応によって半導体ウェハの表面に薄膜を蒸着せしめる操
作(CV D ”)の制御方法に係り、特に、膜厚を所
定の寸法ならしめるように成膜操作の終了時期を制御す
る方法に関するものである。
本発明に係る制御方法は、各種の気相成長式化学蒸着方
式、例えばSin、成膜法、Si窒化膜成膜法、 Af
L、03成膜法などに広く適用することができる。
〔発明の背景〕
従来技術における成膜膜厚の制御は、一般に成膜操作の
時間を制御して行われる。即ち、薄膜の生成速度が一定
になるように成膜条件を一定に保ちつつ、ダミーを用い
てテスト成膜を行い、その成膜膜厚を測定し、この測定
値に基づいて、目的寸法の膜厚を得るための適正成膜時
間を算出し、その後、前記の成膜条件下において、算出
時間に従って成膜操作時間を規制する。
上に述べた従来技術の方法によれば、 (a)  成膜作業中に成膜条件が変動すると膜厚寸法
に誤差を生じる。
(b)  テスト成膜を行っている間、製品の成膜加工
が中止され、能率を低下させる。この為、製品単価を上
昇させる。
〔発明の目的〕
本発明は上述の不具合を解消すべく為されたもので、そ
の目的とするところは、テスト成膜を必要とせず、成膜
条件の変動によって悪影響を受けずに、成膜膜厚を所定
値ならしめるように制御する方法を提供するにある。
〔発明の概要〕
上記の目的を達成するため、本発明の制御方法は、反応
炉内に半導体ウェハを置いて加熱しつつ、該反応炉内に
反応ガスを送入、流通せしめ、化学反応によって半導体
ウェハの表面に薄膜を蒸着せしめる操作において、前記
反応炉の炉頂部がウェハに対向している部分に透明板で
覆った窓を設け、上記の窓の上方に設置したレーザ干渉
式測長器によってウェハ表面までの距離を測定して、該
ウェハ表面に蒸着された薄膜の厚さ寸法を算出し、上記
の膜厚が所定寸法に達したとき成膜操作を終了せしめる
ことを特徴とする。
〔発明の実施例〕
次に、本発明の一実施例について添付図面を参照しつつ
説明する。
本実施例はプラズマCVDに本発明方法を適用する為に
構成した気相成長式化学蒸着装置の一例で、第1図はそ
の垂直断面を示す。
11よ反応炉で、その中にサセプタ2が設けられている
。3は、上記のサセプタ2上に載置した半導体ウェハで
ある。
反応ガス導入部4,5がら、炉内空間6に反応ガスを送
入する。
サセプタ2上の半導体ウェハ3に対向離間せしめて電極
板7が設けられており、導電部材8を介して高周波電力
9が供給され、反応ガスの分解生成物(本例においては
Sin、)は半導体ウェハ3の表面に薄膜を形成する。
前記の導電部材8を管状に構成し、その上端に透明板1
0を取りつけて反応炉1の気密を保つと共に、該透明板
10の上方から半導体ウェハ3の表面が見えるようにす
る。
上記の透明板10の上方にレーザ干渉計11を設け、L
/−?発振1l111から出射したレーザ光を、ハーフ
ミラ−11bを介して矢印aの如く透明板1oに向けて
投射する。投射されたレーザ光矢印aは、往復矢印すの
如く半導体ウェハ3の表面で反射される。
上記半導体ウェハ3の表面にSin、被膜が形成されて
いるときは、該被膜の表面でレーザ光すが反射される1
反射したレーザ光はハーフミラ−11bで反射され、矢
印Cの如く受光器11cに入射し、その検出信号が制御
部12に入力されてウェハ3の表面までの距離が正確に
自動測定さ九る。
このようにしてウェハ表面までの距離を実測すると、成
膜の進行に伴って上記の距離が減少する。
従って、その減少状態を連続的に測定すると成膜の進行
状態(即ち、膜厚の増加状態)が正確かつ即時的に検出
される。
前記の制御部12に予めプログラムを与えておい 。
て、膜厚が所定値に達したら成膜操作を停止させる。
上述の作用から明らかなように1本実施例において成膜
作業の途中で成膜スピードが変化しても製品の膜厚に影
響を及ぼす虞れが無い。
〔発明の効果〕
以上詳述したように、本発明の方法によれば、従来方法
におけるが如きテスト成膜を行う必要が無いので作業能
率が高く、その上、成膜条件の変動による成膜スピード
の変化が有っても一定膜厚の製品が得られるという優れ
た実用的効果を奏する。
【図面の簡単な説明】
第1図は、本発明の制御方法を実施するために構成した
気相成長式化学蒸着装置の制御機構の一例の説明図であ
る。 1・・・反応炉、2・・・サセプタ、3・・・半導体ウ
ェハ、7・・・電極板、8・・:管状に構成した導電部
材、10・・・透明板。

Claims (1)

    【特許請求の範囲】
  1. 反応炉内に半導体ウェハを置いて加熱しつつ、該反応炉
    内に反応ガスを送入、流通せしめ、化学反応によって半
    導体ウェハの表面に薄膜を蒸着せしめる操作において、
    前記反応炉の炉頂部がウェハに対向している部分に透明
    板で覆った窓を設け、上記の窓の上方に設置したレーザ
    干渉式測長器によってウェハ表面までの距離を測定して
    、該ウェハ表面に蒸着された薄膜の厚さ寸法を算出し、
    上記の膜厚が所定寸法に達したとき成膜操作を終了せし
    めることを特徴とする気相成長式化学蒸着の制御方法。
JP11427785A 1985-05-29 1985-05-29 気相成長式化学蒸着の制御方法 Pending JPS61272937A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010206026A (ja) * 2009-03-04 2010-09-16 Tokyo Electron Ltd 成膜装置、成膜方法、プログラム、およびコンピュータ可読記憶媒体

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* Cited by examiner, † Cited by third party
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JP2010206026A (ja) * 2009-03-04 2010-09-16 Tokyo Electron Ltd 成膜装置、成膜方法、プログラム、およびコンピュータ可読記憶媒体

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