JPS61269376A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は素子の寄生容量の低減及び素子の微細化を実現
するために、セルファラインで１００ＯＡ程度の微細な
幅を形成する半導体装置の製造方法に関する。Detailed Description of the Invention [Industrial Field of Application] The present invention is directed to the manufacture of semiconductor devices in which a fine width of about 100 OA is formed using self-aligned lines in order to reduce the parasitic capacitance of elements and miniaturize the elements. Regarding the method.
［概要］
この発明は、多結晶Ｓｉ等の外部電極とトランジスタ等
のベース、コレクタ等のアクティブ領域とのコンタクト
をセルファラインで、微細な幅で形成する半導体装置の
製造方法において、ベース電極端部段差部の側壁に耐酸
化物を異方性エツチングにより残し、他部を酸化した後
これを選択エツチングして微細な窓を形成することによ
り、寄生容量を大幅に減らした半導体装置の製造方法を
提供するものである。[Summary] The present invention provides a method for manufacturing a semiconductor device in which a contact between an external electrode made of polycrystalline Si or the like and an active region such as a base or collector of a transistor is formed with a self-aligned line with a fine width. Provided is a method for manufacturing a semiconductor device in which parasitic capacitance is significantly reduced by leaving an oxide-resistant material on the side wall of a stepped portion by anisotropic etching, oxidizing other parts, and then selectively etching it to form a fine window. It is something to do.
［従来の技術］
近年パターンの微細化と接合のシャロー化が進んで、バ
イポーラＬＳＩが高速化している。バイポーラトランジ
スタのベース幅を薄くするために、浅いベース拡散とエ
ミッタ拡散が必要であるが、そのためにベース拡散には
ボロンのイオン注人が、エミッタにはＡｓドープの多結
晶ＳｉからのＡｓ拡散等が用いられている。浮遊容量の
低減等の理由から素子間分離には酸化膜分離が採用され
ている。これらの技術を用いて作られたトランジスタの
一例が、第６図Ａに示されたＬＯＧＯＳ トランジスタ
である。これはＬＯＧＯＳ （Ｌｏｃａｌ ０ｘｉｄａ
ｔｉｏｎ ｏｆＳｉｌｉｃｏｎ）を用いて作られたトラ
ンジスタであるが、イントリンシックなベースとグラフ
トベースがマスク合わせの余裕度を持って別々に形成さ
れている。第６図Ｂの改良トランジスタにおいては、多
結晶Ｓｉ９がベース領域等の引き出し電極として用いら
れ、寄生容量を減少させている。[Prior Art] In recent years, patterns have become finer and junctions have become shallower, and bipolar LSIs have become faster. In order to reduce the base width of bipolar transistors, shallow base diffusion and emitter diffusion are necessary. For this purpose, boron ion implantation is used for the base diffusion, and As diffusion from As-doped polycrystalline Si is used for the emitter. is used. Oxide film isolation is used for isolation between elements for reasons such as reducing stray capacitance. An example of a transistor made using these techniques is the LOGOS transistor shown in FIG. 6A. This is LOGOS (Local Oxida
Although the transistor is manufactured using a silicon ion of silicon, the intrinsic base and the graft base are formed separately with sufficient margin for mask alignment. In the improved transistor of FIG. 6B, polycrystalline Si9 is used as an extraction electrode for the base region, etc., to reduce parasitic capacitance.
［発明が解決しようとする問題点］
第６図Ａのトランジスタの断面図においては、トランジ
スタのアクティブ領域に比較してそれ以外の領域が大幅
に大きくなっている。そのためその寄生成分（容量、抵
抗）によって、トランジスタの高速化が制限されてしま
うという欠点があった。[Problems to be Solved by the Invention] In the cross-sectional view of the transistor in FIG. 6A, the other regions are significantly larger than the active region of the transistor. Therefore, the parasitic components (capacitance, resistance) have the disadvantage of limiting the speed-up of the transistor.
一方、第６図Ｂのトランジスタは、ベース電極に多結晶
Ｓｉを用いて第６図Ａのトランジスタ構造の欠点を改良
したもので、寄生成分は減少しているがこの構造のトラ
ンジスタにおいても、エミッタ・ストライプ幅が微細化
するに連れて、ベースコンタクト部（Ｐ 部、第６図Ｂ
に於けるａ）の幅がイントリンシックなベース（第６図
Ｂに於けるｂ）に比較して相対的に大きくなって来る。On the other hand, the transistor shown in FIG. 6B uses polycrystalline Si for the base electrode to improve the drawbacks of the transistor structure shown in FIG.・As the stripe width becomes finer, the base contact part (P part, Fig. 6B)
The width of a) in FIG. 6B becomes relatively large compared to the intrinsic base (b in FIG. 6B).
このグラフトベース領域（第６図Ｂに於けるａ）は通常
多結晶Ｓｉからの拡散で形成され、イントリンシック部
と接続されているが、コンタクト部の幅量外に、マスク
合わせのための余裕度が必要となることから、充分に狭
くすることができなかった。特に、今後エミッタストラ
イプ幅が縮小して行く状況においては、このグラフトベ
ースによる寄生容量は大きな問題となって来る。This graft base region (a in FIG. 6B) is usually formed by diffusion from polycrystalline Si and is connected to the intrinsic part, but in addition to the width of the contact part, there is a margin for mask alignment. It was not possible to make it narrow enough because it required a certain degree of width. In particular, as the emitter stripe width continues to shrink in the future, this parasitic capacitance due to the graft base will become a major problem.
本発明は、このグラフトベース部を１００ＯＡ程度でセ
ルフ・アラインに形成する製造方法により上記問題点を
解決するものである。The present invention solves the above-mentioned problems by using a manufacturing method in which the graft base portion is formed in a self-aligned manner with a thickness of about 100 OA.
［問題点を解決するための手段］
半導体基板上に絶縁層を介して形成されたベース電極の
端部に段差部を形成し、この上に耐酸化物層を一面に形
成し、異方性エツチングを行なって上記段差部側壁部に
上記耐酸化物層を残す、このサイドウオール状に残され
た耐酸化物層をマスクとして、これ以外の表面を酸化し
た後、上記耐酸化物層を除去して微細な幅の窓を形成す
る。本願発明はこのような製造方法によって上記問題点
を解決している。[Means for solving the problem] A step is formed at the end of a base electrode formed on a semiconductor substrate via an insulating layer, an oxide-resistant layer is formed over the step, and anisotropic etching is performed. The oxide resistant layer is left on the side wall of the stepped portion. Using this oxide resistant layer left in the form of a sidewall as a mask, the other surfaces are oxidized, and then the oxide resistant layer is removed to form a fine layer. form a width window. The present invention solves the above problems by using such a manufacturing method.
［作用］
本発明は、ベース電極端部段差部の側壁に耐酸化物を異
方性エツチングにより残し、この耐酸化物をマスクとし
てそれ以外の部分を酸化する（第３図Ｅ）、この耐酸化
物を選択エツチングして１０００λという微細な窓を形
成している。この窓は耐酸化膜の厚みで決まるので、確
実に微細な幅が得られる。この後、耐酸化物の下にある
酸化膜をエツチングすると、耐酸化物の膜厚に対応した
非常に幅の狭い窓が半導体基板上に形成される。この半
導体基板の露出部と前記ベース電極を不純物含有半導体
層で接続し、この不純物を基板に拡散させてグラフトベ
ースを形成する（第３図Ｆ）。[Function] The present invention leaves an oxide resistant material on the side wall of the stepped portion at the end of the base electrode by anisotropic etching, and uses this oxide resistant material as a mask to oxidize the other parts (FIG. 3E). A fine window of 1000λ is formed by selective etching. Since this window is determined by the thickness of the oxidation-resistant film, it is possible to reliably obtain a fine width. Thereafter, when the oxide film under the oxide resistor is etched, a very narrow window corresponding to the thickness of the oxide resistor is formed on the semiconductor substrate. The exposed portion of the semiconductor substrate and the base electrode are connected through an impurity-containing semiconductor layer, and the impurity is diffused into the substrate to form a graft base (FIG. 3F).
さらに異方性エツチングを不純物含有半導体層に施して
サイドウオールを形成した後マスクを用いてイオン注入
を行なって、イントリンシックなベース部を形成してい
る（第３図Ｈ）。これらの製造工程から明らかなように
、各領域はセルフ・アラインで形成される。半導体基板
上に露出する窓の幅が耐酸化物の膜厚（１，０ＯＯＡ程
度）であり、かつこれがセルファラインで形成できるこ
とは、従来マスクによりこの領域を形成した時に要した
マスク合わせの余裕度が必要なくなったことからみて、
非常に大きなメリットとなる。Furthermore, after anisotropic etching is performed on the impurity-containing semiconductor layer to form sidewalls, ion implantation is performed using a mask to form an intrinsic base portion (FIG. 3H). As is clear from these manufacturing steps, each region is formed in self-alignment. The width of the window exposed on the semiconductor substrate is the thickness of the oxide-resistant film (approximately 1.0OOA), and the fact that it can be formed with Self-Line eliminates the margin of mask alignment required when forming this area with a conventional mask. Considering that it is no longer needed,
This is a huge benefit.
［実施例］
（第１の実施例）
本発明の微細な幅の窓を形成するという基本的プロセス
をＮＰＮ）ランジスタに適用した例について各工程毎に
説明する。[Example] (First Example) An example in which the basic process of forming a window with a minute width of the present invention is applied to an NPN transistor will be explained for each step.
工程ＡＰ型基板ｌにＮ 埋込層３とＰ チャンネルスト
ッパー２を形成した後、Ｎ型エピタキシャル暦６を成長
させる。この後酸化膜４．４′による絶縁分離を行ない
、Ｎ コレクタ取出し部５を形成する０次にＣＶＤ法に
より３０００λのＳ ｓ Ｏ２膜１５を成長させて、さ
らに多結晶Ｓｉ９をＣＶＤ法により １５００Ａ形成す
る。この多結晶Ｓｉ９は、素子の完成後にはベース等の
取り出し電極に使用されるので、Ｐ型不純物をドープさ
せて低抵抗にしておく。Step After forming the N buried layer 3 and the P channel stopper 2 on the AP type substrate 1, an N type epitaxial layer 6 is grown. Thereafter, insulation isolation is performed using an oxide film 4.4', and an S s O2 film 15 of 3000λ is grown by the 0th order CVD method to form the N collector extraction part 5, and then a 1500A film of polycrystalline Si9 is grown by the CVD method. do. Since this polycrystalline Si9 will be used for an extraction electrode such as a base after the element is completed, it is doped with P-type impurities to make it low in resistance.
工程Ｂ 多結晶Ｓｉ９をフォトエツチングして不要部分
を除去してから、Ｓ ｉｏ ２膜１６をＣＶＤ法により
成長させる。Step B: Polycrystalline Si 9 is photoetched to remove unnecessary portions, and then S io 2 film 16 is grown by CVD.
ＲＩ Ｅ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｃｈｉｎｇ
）法により、ベース・エミッタ部分となる能動領域とコ
レクタ取り出しの窓２５．２６を形成する。RI E (Reactive Ion Eching)
) method to form the active region that will become the base emitter portion and the windows 25 and 26 for extracting the collector.
工程Ｃ１００Ａの薄い酸化１１１１７を酸化により形成
した後、１００ＯＡのＳｉ３Ｎ４膜１８をその上にＣＶ
Ｄ法により形成する。After forming the thin oxide 11117 in step C100A by oxidation, a 100OA Si3N4 film 18 is deposited on it by CVD.
Formed by method D.
工程Ｄ ＲＩＥ法により Ｓｉ３Ｎ、膜１８をエツチ
ングして、窓の側壁のみにサイドウオール状にＳｉ３Ｎ
、膜１８を残す。Step D Etch the Si3N film 18 using the RIE method to form a sidewall of Si3N only on the side wall of the window.
, leaving the membrane 18.
工程Ｅ サイドウオール状のＳｉ３Ｎ４膜１８をマスク
として熱酸化を行なう−５ｉ０２膜１９は３００λの厚
さとなる。 Ｓｉ３Ｎ、膜を選択エツチングしてさらに
Ｓｉ３Ｎ４膜の下にあった１００λのＳ ｉＯ２ｊｌＩ
をエツチングして、１０００λの幅の窓あけを行なう。Step E: Thermal oxidation is performed using the sidewall-shaped Si3N4 film 18 as a mask.The -5i02 film 19 has a thickness of 300λ. After selectively etching the Si3N and film, further etching 100λ of SiO2jlI under the Si3N4 film.
A window with a width of 1000λ is made by etching.
工程Ｆ ２０００λの多結晶Ｓｉ膜２０をＣＶＤ法に
より形成して、その上にフォトレジストをかけて、ベー
ス領域側に窓を開けて、Ｂをイオン注入する。同様にし
てコレクタ取り出し側にはＡｓをイオン注入する。これ
らの不純物の多結晶Ｓｉ中の拡散定数は大きいので、８
００°Ｃの低温加熱処理により、これらの不純物は多結
晶Ｓｉ中を拡散して、ベース取り出し結晶Ｓｔとのコン
タクトがとられる。Step F A polycrystalline Si film 20 of 2000λ is formed by CVD, a photoresist is applied thereon, a window is opened on the base region side, and B ions are implanted. Similarly, As ions are implanted into the collector extraction side. Since the diffusion constant of these impurities in polycrystalline Si is large, 8
By the low-temperature heat treatment at 00°C, these impurities diffuse into the polycrystalline Si and come into contact with the base extraction crystal St.
工程Ｇ 塩素系のガスを用いたＲＩＥ法により多結晶Ｓ
ｉ膜２０をエツチングしサイド
ウオール状に側壁に多結晶Ｓｉ膜を残す。Step G Polycrystalline S is formed by RIE method using chlorine gas.
The i-film 20 is etched to leave a polycrystalline Si film on the sidewall in the form of a sidewall.
この多結晶Ｓｉ膜の厚みは第２図ＣにおけるＳｉ３Ｎ４
膜１８のそれよりも厚く形成しである。The thickness of this polycrystalline Si film is Si3N4 in Figure 2C.
It is formed thicker than that of the film 18.
工程Ｈフォトレジスト２１をマスクにしてＢＦ２を８０
Ｋｇマに加速してイオン注入を行ない、ベースイント
リンシック部を形成する。Step H Using photoresist 21 as a mask, apply BF2 to 80%
Ion implantation is performed with acceleration to Kg mass to form a base intrinsic part.
工程Ｉ ３０００ＡのＳ ＋ ０２膜２２をＣＶＤ法
により形成する。Step I: The S + 02 film 22 of 3000A is formed by CVD.
工程Ｊ ＲＩＥ法により、上面のＳ ｓ ０２膜を除
去してサイドウオールのＳ ｉｏ ２膜２２のみをを残
す。Step J The S s 02 film on the top surface is removed by the RIE method, leaving only the S io 2 film 22 on the sidewall.
工程Ｋ フォトレジストでコレクタ部分以外をマスクし
て、コレクタ部分にあるサイド
ウオール状のＳ ｔ ０２膜をエツチング除去する。Step K Mask the area other than the collector portion with photoresist, and remove the sidewall-shaped S t 02 film in the collector portion by etching.
工程Ｌ フォトエツチングを使用して、ベースコンタク
ト用の窓２４を形成する。多結晶Ｓｉ膜を抵抗等に使用
している場合には、そのコンタクト用の窓となる。Step L: Use photoetching to form windows 24 for base contacts. If a polycrystalline Si film is used for a resistor or the like, this serves as a contact window.
工程Ｍ １００ＯＡ多結晶５ｉｌｏをＣＶＤ法により
形成する。Step M 100OA polycrystalline 5ilo is formed by CVD method.
゛ 工程Ｎ フォトレジスト１１をマスクにして、Ａｓ
をイオン注入して、その後の拡散によってエミッタ８を
形成する。゛ Step N Using the photoresist 11 as a mask, as
The emitter 8 is formed by ion implantation and subsequent diffusion.
工程０ 従来法と同様にしてベース、エミッタ、コレク
タの各々の電極１２．１３．１４を形成する。Step 0 The base, emitter, and collector electrodes 12, 13, and 14 are formed in the same manner as in the conventional method.
（第２の実施例）
本発明の微細な幅の窓を形成するという基本的プロセス
はショットキーバリヤダイオード等の他の素子にも適用
できる。工程Ｅまでに形成された１０００Ａの幅の窓を
利用してショットキーバリヤを形成すれば、超高周波用
に好適なショットキーバリヤダイオードを得ることがで
きる。(Second Embodiment) The basic process of forming a window with a fine width according to the present invention can be applied to other devices such as a Schottky barrier diode. If a Schottky barrier is formed using the 1000A width window formed up to Step E, a Schottky barrier diode suitable for ultra-high frequencies can be obtained.
［効果］
多結晶Ｓｉ （或いはポリサイド）等の外部電極取出し
とトランジスタのアクティブ領域（ベース）とのコンタ
クトを、サイドウオール技術を用いてｒｏｏｏＸ程度の
微細な幅でセルファラインに形成することができた。こ
れによって、トランジスタのコレクターΦベース接合容
量のうちイントリンシック部以外のグラフトベースによ
る容量を大幅に減らすことができた。さらに本願発明の
製造方法によるトランジスタの微細化（例、従来のトラ
ンジスタにあったコレクターベース間のＬＯＣＯＳｆｉ
化膜が存在しない構造）も加えて、寄生容量が格段に減
少した。このため本願発明によりＬＳＩの高速化、高集
積化が達成できる。[Effect] Contact between the external electrode of polycrystalline Si (or polycide) and the active region (base) of the transistor could be formed in a self-line with a width as fine as roooX using sidewall technology. . As a result, it was possible to significantly reduce the capacitance due to the graft base other than the intrinsic portion of the collector Φ base junction capacitance of the transistor. Furthermore, transistor miniaturization using the manufacturing method of the present invention (e.g., LOCOSfi between the collector base in conventional transistors)
In addition to the structure (with no chemical film present), parasitic capacitance has been significantly reduced. Therefore, according to the present invention, higher speed and higher integration of LSI can be achieved.
第１図は本発明の製造方法の最終段階の工程Ｍ、Ｎ、Ｏ
を示す図である。
第２図は本発明の製造方法の最初の工程Ａ、Ｂ、Ｃを示
す図である。
第３図は本発明の製造方法の途中の工程り、Ｅ、Ｆを示
す図である。
第４図は本発明の製造方法の途中の工程Ｇ、Ｈ１工を示
す図である。
第５図は本発明の製造方法の途中の工程Ｊ、Ｋ、Ｌを示
す図である。
第６図は従来のＬＯＧＯＳ トランジスタとその改良ト
ランジスタを示す図である。
１、・・・・Ｐ型基板
２、・・・・Ｐ＋チャンネルストッパー＋
３゜・・・・Ｎ 埋込層 ４，４′・・・・酸化膜
５、・・・・Ｎ＋コレクタ取出し部
６、・・・・Ｎ型エピタキシャル層
７゜・・・・ベース領域 ８．・・・・エミッタ領
域７′・・・・グラフトベース領域
８、・・・・多結晶Ｓｉ １０．・争・・多結晶
５ｉ１１、・・・・フォトレジスト １２．・・・・ベ
ース電極１３、・・・・エミッタ電極 １４．・・・
・コレクタ電極１５、・・・・５ｉ０２膜 １
Ｂ、＊＊−ｅＳＩＱ２膜１８、・・・・厚い酸化膜
２０．・・・・多結晶５ｉ２１゜・・・・フォトレジ
スト ２２．・・・・Ｓ ｉ Ｏ２膜２３、・・・・フ
ォトレジストFigure 1 shows steps M, N, and O in the final stage of the manufacturing method of the present invention.
FIG. FIG. 2 is a diagram showing the first steps A, B, and C of the manufacturing method of the present invention. FIG. 3 is a diagram showing intermediate steps E and F of the manufacturing method of the present invention. FIG. 4 is a diagram showing steps G and H1 in the middle of the manufacturing method of the present invention. FIG. 5 is a diagram showing steps J, K, and L in the middle of the manufacturing method of the present invention. FIG. 6 is a diagram showing a conventional LOGOS transistor and its improved transistor. 1,...P-type substrate 2,...P+channel stopper+ 3°...N buried layer 4,4'...oxide film 5,...N+collector extraction part 6 , . . . N-type epitaxial layer 7° . . . base region 8. ...Emitter region 7'...Graft base region 8, ...Polycrystalline Si 10.・Contest...Polycrystalline 5i11,...Photoresist 12. ...Base electrode 13, ...Emitter electrode 14. ...
・Collector electrode 15,...5i02 film 1
B, **-eSIQ2 film 18, ... thick oxide film
20. ...Polycrystalline 5i21°...Photoresist 22. ...S i O2 film 23, ... photoresist
Claims (2)
性エッチングを行なって、上記絶縁層の端部の段差部側
壁に上記耐酸化物層を残す工程と、上記半導体基板の表
面を酸化する工程と、 上記耐酸化物層を除去して開孔部を形成する方法。(1) A step of selectively forming an insulating layer on the semiconductor substrate; and after forming an oxide-resistant layer on the entire surface of the semiconductor substrate, anisotropic etching is performed to form a step side wall at the end of the insulating layer. A method of leaving the oxidation-resistant layer, oxidizing the surface of the semiconductor substrate, and removing the oxidation-resistant layer to form an opening.
ことを特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法(2) A method for manufacturing a semiconductor device according to claim 1, characterized in that each step is performed by laminating a semiconductor layer on an insulating layer.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11125185A JPS61269376A (en) | 1985-05-23 | 1985-05-23 | Manufacture of semiconductor device |
| US06/865,295 US4678537A (en) | 1985-05-23 | 1986-05-21 | Method of manufacturing semiconductor devices |
| EP86106981A EP0208877A3 (en) | 1985-05-23 | 1986-05-22 | Method of manufacturing semiconductor devices having connecting areas |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11125185A JPS61269376A (en) | 1985-05-23 | 1985-05-23 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269376A true JPS61269376A (en) | 1986-11-28 |
Family
ID=14556435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11125185A Pending JPS61269376A (en) | 1985-05-23 | 1985-05-23 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269376A (en) |
-
1985
- 1985-05-23 JP JP11125185A patent/JPS61269376A/en active Pending
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