JP2822795B2 - A method of manufacturing a semiconductor device - Google Patents

A method of manufacturing a semiconductor device

Info

Publication number
JP2822795B2
JP2822795B2 JP20768592A JP20768592A JP2822795B2 JP 2822795 B2 JP2822795 B2 JP 2822795B2 JP 20768592 A JP20768592 A JP 20768592A JP 20768592 A JP20768592 A JP 20768592A JP 2822795 B2 JP2822795 B2 JP 2822795B2
Authority
JP
Grant status
Grant
Patent type
Prior art keywords
forming
film
step
contact hole
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP20768592A
Other languages
Japanese (ja)
Other versions
JPH0661255A (en )
Inventor
秀治 三宅
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Grant date

Links

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は半導体装置の製造方法に関し、特に配線と拡散層を電気的に接続するためのコンタクト孔を中間配線層と自己整合的に形成するセルフアラインコンタクトの形成方法に関する。 BACKGROUND OF THE INVENTION The present invention relates to a method of manufacturing a semiconductor device, a method for forming a self-aligned contact to form a contact hole for particular electrically connecting the wiring to the diffusion layer intermediate wiring layer and a self-aligned manner .

【0002】 [0002]

【従来の技術】層次の異なる配線間を電気的に接続するためのコンタクト孔を中間配線層と自己整合的に形成するセルフアラインコンタクト技術は今後の半導体集積回路の寸法縮小のために必須となると考えられる。 BACKGROUND ART layer self-aligned contact technology for forming a contact hole for electrically connecting the following different wiring intermediate wiring layers in self-alignment with the becomes essential for reducing the size of future semiconductor integrated circuit Conceivable.

【0003】従来の代表的なセルフアラインコンタクトの形成方法について図を参照して説明する。 [0003] will be described with reference to FIG method for forming a conventional typical self-aligned contact.

【0004】図3(a)に示すように、P型シリコン基板1上の分離領域に周知の選択酸化(LOCOS)技術を用いてフィールド酸化膜2を形成した後、全面にゲート酸化膜3、ゲート電極となる多結晶シリコン膜、酸化シリコン膜を順次成膜しフォトリソグラフィ技術を用いてゲート電極4のパターンに酸化シリコン膜15、多結晶シリコン膜をパターニングする。 [0004] Figure 3 as shown in (a), after forming a field oxide film 2 by using a known selective oxidation (LOCOS) techniques to separate areas on the P-type silicon substrate 1, a gate oxide film 3 on the entire surface, polycrystalline silicon film serving as a gate electrode, a silicon oxide film 15 to pattern the gate electrode 4 with sequentially deposited photolithography silicon oxide film, patterning the polycrystalline silicon film.

【0005】その後、図3(b)に示すように、全面に段差被覆性の良好な減圧CVD法を用いて層間絶縁膜となる酸化シリコン膜6を成膜しフォトリソグラフィを用いてフォトレジスト膜8をパターニングした後、異方性エッチングを用いて、図3(c)に示すように、酸化シリコン膜6をパターニングした後、異方性エッチングを用いて、図3(c)に示すように、酸化シリコン膜6をパターニングしてコンタクト孔を形成する。 [0005] Thereafter, as shown in FIG. 3 (b), the photoresist film is a silicon oxide film 6 serving as an interlayer insulating film with good pressure CVD step coverage over the entire surface by using photolithography after patterning the 8, using anisotropic etching, as shown in FIG. 3 (c), after patterning the silicon oxide film 6, using anisotropic etching, as shown in FIG. 3 (c) to form a contact hole by patterning the silicon oxide film 6.

【0006】この後成膜される配線層とゲート電極の間はあらかじめゲート電極上に成膜されていた酸化シリコン膜2とコンタクト孔のエッチングにより形成される側壁酸化膜6aとにより絶縁されるので図3(b)を参照して説明した工程でマスクのコンタクトとゲート電極のマージンは目合せ精度の限界まで小さくすることができる。 [0006] Since after between deposited a wiring layer and the gate electrode is insulated by a sidewall oxide film 6a is formed by etching of the formed which was silicon oxide film 2 and the contact hole on the previously gate electrode margin shown in FIG. 3 (b) masked by referenced described steps the contact and the gate electrode can be reduced to the limit of the eye alignment accuracy.

【0007】従来のセルフアラインコンタクトの形成方法の別の例について図4を参照して説明する。 [0007] will be described with reference to FIG. 4 another example of a conventional method of forming a self-aligned contact.

【0008】図4(a)に示すように、P型シリコン基板1上の分離領域にフィールド酸化膜2を形成した後全面にゲート酸化膜3,ゲート電極となる多結晶シリコン膜を成膜しフォトリソグラフィ技術を用いてゲート電極をパターニングする。 [0008] As shown in FIG. 4 (a), forming a gate oxide film 3, a gate electrode polysilicon layer on the entire surface after the formation of the field oxide film 2 in the separation area on the P-type silicon substrate 1 patterning the gate electrode using a photolithography technique.

【0009】続いて層間絶縁膜として酸化シリコン膜6,リフロー性を有する不純物を添加したBPSG膜7 [0009] Subsequently the silicon oxide film 6 as an interlayer insulating film, BPSG film 7 doped with reflowability
などの酸化シリコン絶縁膜を成膜し熱処理を行うことより平坦化を行った後、フォトリソグラフィを用いてフォトレジスト膜8にコンタクト孔のパターニングを行い、 After planarization than performing the silicon oxide insulating film is formed to a heat treatment, such as, subjected to patterning of contact holes in the photoresist film 8 using a photolithography,
異方性エッチングにより層間絶縁膜(7,6)をエッチングすることにより第1のコンタクト孔11を形成する。 Interlayer insulating film by anisotropic etching (7,6) forming the first contact hole 11 by etching.

【0010】フォトレジスト膜8を除去した後、図4 [0010] After removing the photoresist film 8, FIG. 4
(b)に示すように、全面に段差被覆性の良好な酸化シリコン膜12を成膜し異方性エッチングを用いてエッチバックすることにより図4(c)に示すように、第1のコンタクト孔11の側壁に酸化シリコン膜からなる絶縁性スペーサ13を形成して第2のコンタクト孔14を得る。 (B), the as shown in FIG. 4 (c) by etching back using a forming a good silicon oxide film 12 of the step coverage over the entire surface is anisotropically etched, a first contact obtaining a second contact hole 14 to form an insulating spacer 13 on the sidewall of the hole 11 made of a silicon oxide film.

【0011】この後成膜される配線層とゲート電極の間は絶縁性スペーサ13により絶縁されるので図4(a) [0011] Since between the wiring layer and the gate electrode to be formed later is insulated by an insulating spacer 13 FIGS. 4 (a)
を参照して説明した工程で用いるマスク・コンタクト・ Mask used in reference has been described steps the contact
ゲートマージンは前述の例と同様に目合せ精度の限界まで小さくすることができる。 Gate margin can be reduced to the limit in the preceding example and similarly eye alignment accuracy.

【0012】 [0012]

【発明が解決しようとする課題】前述した従来のセルフアラインコンタクトの形成方法の第1の例では、ゲート電極上に酸化シリコン膜15が必要となるためゲート電極パターンの有,無による段差が大きくなるので上層の配線のパターニングが困難になるという問題点があった。 [SUMMARY OF THE INVENTION In a first example of a conventional method of forming a self-aligned contact as described above, chromatic gate electrode pattern since the silicon oxide film 15 on the gate electrode is required, step by no greater there is a problem that the patterning of the upper wiring is difficult since.

【0013】第2の例では配線層の下層が平坦化されているので上層の配線のパターニングは容易にはなっているが、第1の例、第2の例ともコンタクト孔の深さが深いためにアスペクト比が大きくなり上層の配線をスパッタ法等を用いて成膜した場合には十分な段差被覆性が得られないために上層の配線の構造やこのようなセルフアラインコンタクトを用いる工程が制限されてしまうという問題点があった。 [0013] Since the lower wiring layer in the second embodiment is flattened While patterning the upper wiring becomes as easily, the first example, the depth of the second embodiment with the contact hole deep step using the structure and such self-alignment contact of the upper layer wiring to an upper layer wiring aspect ratio is increased not sufficient step coverage is obtained in the case of forming by sputtering or the like for the there is a problem that is limited.

【0014】 [0014]

【課題を解決するための手段】本発明の半導体装置の製造方法は、一導電型の半導体基板上にMOSトランジスタを形成する工程と、該トランジスタ上に第1の絶縁膜を成膜する工程と、該第1の絶縁膜上に前記第1の絶縁膜と膜質の異なる第2の絶縁膜を成膜し平坦化を行う工程と、フォトレジスト膜をマスクとして開口面が前記トランジスタのゲート電極上に延在するように等方性エッチングで所定深さの溝を形成する工程と、前記フォトレジスト膜をマスクとして異方性エッチングを行うことにより前記溝の底部をエッチングして第1のコンタクト孔を開孔する工程と、前記フォトレジスト膜を除去する工程と、段差被覆性の良好な第3の絶縁膜を堆積する工程と、異方性エッチングを用いてエッチバックすることにより前記第1のコ The method of manufacturing a semiconductor device of the present invention, in order to solve the problems] includes a step of forming a MOS transistor in the one conductivity type semiconductor substrate, a step of forming a first insulating film on the transistor a step of forming a first insulating film and the quality of different second insulating film on the first insulating film is flattened, the opening face on the gate electrode of the transistor with the photoresist film as a mask forming a groove having a predetermined depth in the isotropic etching so as to extend in the first contact hole by etching the bottom of the groove by anisotropic etching using the photoresist film as a mask a step of opening and a step of removing the photoresist film, depositing a good third insulating film step coverage, the first by etching back using anisotropic etching Koh タクト孔部において前記半導体基板の表面を露出させ前記第1のコンタクト孔の側面に絶縁性スペーサを設けた第2のコンタクト孔を形成する工程と、前記第2のコンタクト孔部で前記半導体基板に接触する配線層を形成する工程とを有するというものである。 Forming a second contact hole formed an insulating spacer on a side surface of the first contact hole exposing a surface of said semiconductor substrate in tact holes, the semiconductor substrate in the second contact hole is that a step of forming a wiring layer in contact.

【0015】 [0015]

【実施例】次に本発明について図面を参照して説明する。 EXAMPLES The present invention will be described below with reference to the drawings.

【0016】図1(a)〜(c)は本発明の第1の実施例のセルフアラインコンタクトの形成方法を説明するための工程順断面図である。 [0016] Figure 1 (a) ~ (c) are process sequence sectional views for explaining a method of forming a self-aligned contact according to the first embodiment of the present invention.

【0017】まず、図1(a)に示すように、P型シリコン基板1上の分離領域に周知のLOCOS技術を用いて厚さ約400nmのフィールド酸化膜2を成長して素子形成領域を区画する。 [0017] First, as shown in FIG. 1 (a), defining an element forming region by growing a field oxide film 2 having a thickness of about 400nm by using a known LOCOS technique in the separation region on the P-type silicon substrate 1 to. 次にトランジスタの閾値電圧調節用のイオン注入を行い、素子形成領域全面に厚さ約1 Then performing ion implantation for adjusting the threshold voltage of the transistor, about 1 thick in the element formation region entirely
5nmのゲート酸化膜3,厚さ約250nmの多結晶シリコン膜を成膜し、フォトリソグラフィを用いてゲート電極4のパターニングを行う。 A gate oxide film 3 of 5 nm, a polycrystalline silicon film having a thickness of about 250nm is deposited, patterning for gate electrodes 4 using photolithography.

【0018】次に周知のLDD形成技術を用いてN -およびN +型拡散層から成るソース・ドレイン領域を形成する。 Forming the source and drain regions consisting of and the N + -type diffusion layer - [0018] Next N using known LDD formation techniques. ただし、図1(a)ではソース・ドレイン領域を便宜上単にN型拡散層5として表示した。 However, it displayed for convenience only N-type diffusion layer 5 and the source-drain region in FIG. 1 (a). 続いて減圧C Followed by vacuum C
VD法を用いて厚さ約100nmの酸化シリコン膜6, Silicon oxide film 6 having a thickness of about 100nm by using a VD process,
厚さ約250nmのBPS膜7を順次成膜し窒素雰囲気中で熱処理することによりBPSG膜をリフローさせ表面の平坦化を行う。 To reflow the BPSG film by heat-treating BPS film 7 having a thickness of about 250nm-sequentially deposited in a nitrogen atmosphere is planarized surface. フォトリソグラフィ技術を用いてフォトレジスト膜8にコンタクトのパターニングを行った後、フッ酸系の溶液を用いて約150nmのBPSG膜を等方的にエッチングして溝9aを形成し、引き続いて異方性のドライエッチングを用いて溝9aの底部のBP After contact patterning of the photoresist film 8 using a photolithography technique, to form a groove 9a isotropically etching the BPSG film of about 150nm by using a solution of hydrofluoric acid, different subsequent way BP at the bottom of the groove 9a with a sexual dry etching
SG膜7,酸化シリコン膜6に第1のコンタクト孔11 SG film 7, the first contact hole 11 in the silicon oxide film 6
aを開孔する。 To opening the a.

【0019】フォトレジスト膜8を除去し、段差被覆性の良好な減圧CVD法を用いて、図1(b)に示すように、厚さ約100nmの酸化シリコン膜9を成膜し、異方性エッチングを用いて全面をエッチバックすることにより、図1(c)に示すように、第1のコンタクト孔1 The removal of the photoresist 8, with good pressure CVD step coverage, as shown in FIG. 1 (b), a silicon oxide film 9 having a thickness of about 100 nm, anisotropic by etching back the entire surface by using a sex etching, as shown in FIG. 1 (c), the first contact hole 1
1aの側壁に酸化シリコン膜を絶縁性スペーサ13aとして残す。 On the side walls of 1a leave the silicon oxide film as the insulating spacer 13a.

【0020】通常の酸化シリコン膜のドライエッチングの条件ではBPSG膜のエッチレートは酸化シリコン膜のエッチレートの約1.5倍大きく、また酸化シリコン膜12が溝9a部で除去されBPSG膜7が露出した時点で終点検出を行うことが可能なので第2のコンタクト孔14aの上部の幅広部の深さを所望の値に調節することが可能である。 [0020] The etch rate of the BPSG film in dry etching conditions of a conventional silicon oxide film of about 1.5 times greater than the etch rate of the silicon oxide film and a silicon oxide film 12 is the BPSG film 7 are removed by the groove 9a portion since it is possible to perform the end-point detection at the exposed point of the depth of the wide portion of the upper portion of the second contact hole 14a can be adjusted to the desired value.

【0021】本実施例のセルフアラインコンタクトの形成方法では第2のコンタクト孔の上部が上に広がったテーパー状とすることができるので配線層15をスパッタ法を用いて成膜しても十分な段差被覆性を得ることができ、良好なコンタクトを実現できる。 [0021] In the method of forming self-aligned contact according to the present embodiment is also sufficient by forming by sputtering a wiring layer 15 can be the tapered shape in which the upper portion of the second contact holes spread over can be obtained step coverage can be realized a good contact.

【0022】図2(a)〜(c)は本発明の第2の実施例のセルフアラインコンタクトの形成方法を説明するための工程順断面図である。 FIG. 2 (a) ~ (c) are process sequence sectional views for explaining a method of forming a self-aligned contact according to the second embodiment of the present invention.

【0023】前述した実施例と同様にして、図2(a) [0023] In the same manner as in the embodiment described above, FIGS. 2 (a)
に示すように、P型シリコン基板1上にフィールド酸化膜2,ゲート酸化膜3,ゲート電極4,N型拡散層5を形成した後、減圧CVD法を用いて厚さ約200nmの酸化シリコン膜6を成膜し、続いてシリカ膜形成用の材料を平坦部で厚さ約100nmとなるように塗布し熱処理を加え表面を平坦化してシリカ膜16を形成した後、 As shown in, the field oxide film 2 on a P-type silicon substrate 1, a gate oxide film 3, after forming the gate electrode 4, N-type diffusion layer 5, a silicon oxide film having a thickness of about 200nm by using a low pressure CVD method 6 was formed, followed by planarizing the coated surface subjected to heat treatment so as to have a thickness of about 100nm the material for the silica film formed by the flat portion after forming the silica film 16,
全面をゲート電極上方のシリカ膜16が完全に除去されるまでエッチバックする。 A total silica film 16 of the gate electrode upper etched back until it is completely removed. フォトリソグラフィ技術を用いてフォトレジスト膜8にコンタクトのパターニングを行い、フッ酸系の溶液を用いてエッチングすることにより拡散層上にコンタクトを開孔する部分のシリカ膜を完全に除去することにより溝9bを形成する。 And patterned contact photoresist film 8 using a photolithography technique, a groove by completely removing the silica film of the portion of opening the contacts on the diffusion layer by etching using a hydrofluoric acid based solution 9b is formed. シリカ膜のエッチレートは酸化シリコン膜のエッチレートと比べて非常に大きいのでこのエッチングによって酸化シリコン膜6はほとんどエッチングされない。 Silicon oxide film 6 by etching since the etching rate of the silica film is very large compared to the etch rate of the silicon oxide film is hardly etched.

【0024】その後ドライエッチングにより、図2 [0024] Subsequent dry etching, 2
(b)に示すように、第1のコンタクト孔11bを開孔した後、前述した実施例と同様にして第1のコンタクト孔の側壁に酸化シリコン膜の絶縁性スペーサ13bを形成する。 As shown in (b), after the first contact hole 11b and hole, to form an insulating spacer 13b of the silicon oxide film on the sidewalls of the first contact hole in the same manner as in the embodiment described above.

【0025】この実施例のセルフアラインコンタクトの形成方法ではBPSG膜のリフローに必要な高温の熱処理を行う必要がないのでトランジスタのソース,ドレイン領域の不純物の拡散を抑えることができトランジスタの短チャネル化に有利であるという利点を有する。 The short channel of this embodiment it is not necessary to perform the heat treatment at high temperatures required to reflow the BPSG film in the method for forming a self-aligned contact transistor sources of, it is possible to suppress the diffusion of the impurity of the drain regions transistor It has the advantage that it is advantageous to.

【0026】 [0026]

【発明の効果】以上説明したように本発明におけるセルフアラインコンタクトの形成方法は半導体基板上に形成されたMOSトランジスタ上に第1の絶縁膜と第2の絶縁膜を成膜して平坦化を行った後、フォトレジスト膜をマスクとして開口面がコンタクト−ゲート間のマージンが最小となっているゲート電極上に延在するように等方性のエッチングを行い溝を形成し続いてドライエッチングを用いて第1のコンタクト孔を開口した後、全面に段差被覆性の良好な絶縁膜を成膜し異方性エッチングを用いて第1のコンタクト孔の開口面(溝部)に第1の絶縁膜が露出するまでエッチバックして側壁に絶縁性スペーサを有する第2のコンタクト孔を形成することにより孔の急峻部の深さが浅くなるようにしたので次いで配線層をスパッタ法によ Method of forming a self-aligned contact according to the present invention described above, according to the present invention is the first insulating film and the planarization by forming a second insulating film on MOS transistors formed on a semiconductor substrate after opening surface with the photoresist film as a mask, a contact - margin between gate and subsequently to form grooves perform isotropic etching so as to extend over the gate electrode is minimum dry etching after opening the first contact hole with a first insulating film on the opening surface of the first contact hole with forming a step coverage of the good insulating film on the entire surface is anisotropically etched (groove) the sputtering but an etch-back to the second and then the wiring layer because the depth of the steep portion of the hole is set to be shallower by forming a contact hole having an insulating spacer on side walls to expose 成膜した場合にも十分な段差被覆性を確保することができ、断切れなどの不具合のない良好なコンタクトを実現できる効果がある。 Also it is possible to secure a sufficient step coverage when deposited, there is an effect that can realize a good contact without trouble such as disconnection.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の第1の実施例のセルフアラインコンタクトの形成方法の説明のため(a)〜(c)に分図して示す工程順断面図である。 1 is a process sequence sectional view showing the partial figure (a) ~ (c) for explaining the method of forming self-aligned contact according to the first embodiment of the present invention.

【図2】本発明の第2の実施例のセルフアラインコンタクトの形成方法の説明のため(a)〜(c)に分図して示す工程順断面図である。 2 is a process sequence sectional view showing the partial figure (a) ~ (c) for explaining the method of forming self-aligned contact according to the second embodiment of the present invention.

【図3】従来のセルフアラインコンタクトの形成方法の一例の説明のため(a)〜(c)に分図して示す工程順断面図である。 3 is a process sequence sectional view showing the partial figure (a) ~ (c) for an example of a description of a conventional method of forming a self-aligned contact.

【図4】従来のセルフアラインの形成方法の別の例の説明のため(a)〜(c)に分図して示す工程順断面図である。 4 is a process sequence sectional view showing the partial figure (a) ~ (c) for explanation of another example of conventional method of forming a self-aligned.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 Pシリコン基板 2 フィールド酸化膜 3 ゲート酸化膜 4 ゲート電極 5 N型拡散層 6 第1の絶縁膜 7 第2の絶縁膜 8 フォトレジスト膜 9a,9b 溝 10a,10b 溝の底部 11,11a,11b 第1のコンタクト孔 12 酸化シリコン膜 13,13a,13b 絶縁性スペーサ 14,14a,14b 第2のコンタクト孔 1 P silicon substrate 2 field oxide film 3 gate oxide film 4 gate electrode 5 N-type diffusion layer 6 first insulating film 7 and the second insulating film 8 photoresist film 9a, 9b grooves 10a, 10b groove bottom 11, 11a, 11b first contact hole 12 a silicon oxide film 13, 13a, 13b insulating spacer 14, 14a, 14b second contact holes

Claims (1)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 一導電型の半導体基板上にMOSトランジスタを形成する工程と、該トランジスタ上に第1の絶縁膜を成膜する工程と、該第1の絶縁膜上に前記第1の絶縁膜と膜質の異なる第2の絶縁膜を成膜し平坦化を行う工程と、フォトレジスト膜をマスクとして開口面が前記トランジスタのゲート電極上に延在するように等方性エッチングで所定深さの溝を形成する工程と、前記フォトレジスト膜をマスクとして異方性エッチングを行うことにより前記溝の底部をエッチングして第1のコンタクト孔を開孔する工程と、前記フォトレジスト膜を除去する工程と、段差被覆性の良好な第3の絶縁膜を堆積する工程と、異方性エッチングを用いてエッチバックすることにより前記第1のコンタクト孔部において前記半導体基板の表面を露出さ And 1. A process for forming a MOS transistor in the one conductivity type semiconductor substrate, a step of forming a first insulating film on the transistor, the first insulating on the first insulating film predetermined depth isotropic etching as a step of forming a different second insulating film layer and the film quality is flattened, the opening surface of the photoresist film as the mask extends on the gate electrode of the transistor forming a groove in the steps of opening the first contact hole by etching the bottom of the groove by anisotropic etching using the photoresist film as a mask, removing the photoresist film of exposure and step, depositing a good third insulating film step coverage, the surface of the semiconductor substrate in the first contact hole by etching back using anisotropic etching せ前記第1のコンタクト孔の側面に絶縁性スペーサを設けた第2のコンタクト孔を形成する工程と、前記第2のコンタクト孔部で前記半導体基板に接触する配線層を形成する工程とを有することを特徴とする半導体装置の製造方法。 And a step of forming a step of forming a second contact hole formed an insulating spacer on a side surface of the first contact hole so, a wiring layer contacting the semiconductor substrate with the second contact holes the method of manufacturing a semiconductor device, characterized in that.
JP20768592A 1992-08-04 1992-08-04 A method of manufacturing a semiconductor device Expired - Fee Related JP2822795B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP20768592A JP2822795B2 (en) 1992-08-04 1992-08-04 A method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP20768592A JP2822795B2 (en) 1992-08-04 1992-08-04 A method of manufacturing a semiconductor device

Publications (2)

Publication Number Publication Date
JPH0661255A true JPH0661255A (en) 1994-03-04
JP2822795B2 true JP2822795B2 (en) 1998-11-11

Family

ID=16543885

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20768592A Expired - Fee Related JP2822795B2 (en) 1992-08-04 1992-08-04 A method of manufacturing a semiconductor device

Country Status (1)

Country Link
JP (1) JP2822795B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100803177B1 (en) * 2001-05-14 2008-02-14 삼성전자주식회사 Thin film transistor for liquid crystal device and method of manufacturing the same

Also Published As

Publication number Publication date Type
JPH0661255A (en) 1994-03-04 application

Similar Documents

Publication Publication Date Title
US6472258B1 (en) Double gate trench transistor
US5739574A (en) SOI semiconductor device with low concentration of electric field around the mesa type silicon
US6190971B1 (en) Formation of 5F2 cell with partially vertical transistor and gate conductor aligned buried strap with raised shallow trench isolation region
US6168996B1 (en) Method of fabricating semiconductor device
US4960726A (en) BiCMOS process
US4853345A (en) Process for manufacture of a vertical DMOS transistor
US5432104A (en) Method for fabricating a vertical bipolar transistor with reduced parasitic capacitance between base and collector regions
US7002207B2 (en) Field effect transistors having multiple stacked channels
US5783475A (en) Method of forming a spacer
US6252277B1 (en) Embedded polysilicon gate MOSFET
US6660590B2 (en) Vertical transistor and method of manufacturing thereof
US5753555A (en) Method for forming semiconductor device
US20060131656A1 (en) CMOS semiconductor devices having elevated source and drain regions and methods of fabricating the same
US5656518A (en) Method for fabrication of a non-symmetrical transistor
US6197640B1 (en) Semiconductor component and method of manufacture
US20050266645A1 (en) Phosphorous doping methods of manufacturing field effect transistors having multiple stacked channels
US6278165B1 (en) MIS transistor having a large driving current and method for producing the same
US7396710B2 (en) Fin-type semiconductor device with low contact resistance and its manufacture method
US20080102586A1 (en) Phosphorous doping methods of manufacturing field effect transistors having multiple stacked channels
US20080012070A1 (en) Apparatus for a self-aligned recessed access device (rad) transistor gate
US5693974A (en) Elevated source/drain with solid phase diffused source/drain extension for deep sub-micron MOSFETS
US5324673A (en) Method of formation of vertical transistor
US5677210A (en) Method of producing a fully planarized concave transistor
US4679299A (en) Formation of self-aligned stacked CMOS structures by lift-off
US6534365B2 (en) Method of fabricating TDMOS device using self-align technique

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19980804

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080904

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080904

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090904

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100904

Year of fee payment: 12

LAPS Cancellation because of no payment of annual fees