JPS61269343A - セラミツクパツケ−ジ - Google Patents
セラミツクパツケ−ジInfo
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- JPS61269343A JPS61269343A JP11032785A JP11032785A JPS61269343A JP S61269343 A JPS61269343 A JP S61269343A JP 11032785 A JP11032785 A JP 11032785A JP 11032785 A JP11032785 A JP 11032785A JP S61269343 A JPS61269343 A JP S61269343A
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- outer lead
- ceramic package
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はセラミックパッケージに関し、特に、Ａｇロウ
材によシ、アウターリードを、セラミックパッケージ基
体に取付して成るセラミックパッケージの当該取付部の
改良技術に関する。
材によシ、アウターリードを、セラミックパッケージ基
体に取付して成るセラミックパッケージの当該取付部の
改良技術に関する。
リードフレームをセラミック多層配線基板にロウ材して
成る＆！セラミックパッケージにおいて、セラミック多
層配線基板とリードフレーム（アウターリード）取付用
の被接着用金属膚となるＷメタライズ層とロウ材である
Ａｇロウ材（Ａｇ −Ｃｕロウ材）とにおけるこれら材
料の熱膨張係数差に基づくストレスにより、当該セラミ
ックパッケージにおいて、アウターリード取付部から上
記メタライズ層の成分であるＷが溶出し、アウターリー
ドとＷメタライズ層との間の接続が断たれ、いわゆる断
線が起こシ、また、アウターリードが取れてしまうこと
がある。
成る＆！セラミックパッケージにおいて、セラミック多
層配線基板とリードフレーム（アウターリード）取付用
の被接着用金属膚となるＷメタライズ層とロウ材である
Ａｇロウ材（Ａｇ −Ｃｕロウ材）とにおけるこれら材
料の熱膨張係数差に基づくストレスにより、当該セラミ
ックパッケージにおいて、アウターリード取付部から上
記メタライズ層の成分であるＷが溶出し、アウターリー
ドとＷメタライズ層との間の接続が断たれ、いわゆる断
線が起こシ、また、アウターリードが取れてしまうこと
がある。
本発明者らは、かかるＷの浴出について鋭意検討したと
ころ、アウターリードと当該基板への取付材料であるＡ
ｇロウ材の量の過多による応力がＷメタライズ層周辺に
発生し、尚該メタライズ層が剥離し、水分が浸入し、尚
該メタライズ層の成分であるＷが溶出し、断線などが起
こり、当該パッケージの耐湿性を劣化させ、信頼性を欠
如させることを知りた。
ころ、アウターリードと当該基板への取付材料であるＡ
ｇロウ材の量の過多による応力がＷメタライズ層周辺に
発生し、尚該メタライズ層が剥離し、水分が浸入し、尚
該メタライズ層の成分であるＷが溶出し、断線などが起
こり、当該パッケージの耐湿性を劣化させ、信頼性を欠
如させることを知りた。
特に、Ａｇロウ材としてリボン状のものを使用するとか
かる問題も大きいこともわかった。
かる問題も大きいこともわかった。
尚セラミックパッケージにおけるアウターリードの取付
について拝しく述べた特許の例として特開昭５９−７２
７４９号公報がおる。
について拝しく述べた特許の例として特開昭５９−７２
７４９号公報がおる。
本発明の目的は、かかる事態に注目し、ロウ材の量をコ
ントロールして、上記応力の問題、Ｗの溶出の問題全解
消し、耐湿性を向上させ、高信頼度のセラミックパッケ
ージ全提供することにある。
ントロールして、上記応力の問題、Ｗの溶出の問題全解
消し、耐湿性を向上させ、高信頼度のセラミックパッケ
ージ全提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明ではＡｇロウ材量をコントロールする
為、アウターリードに切欠部を設け、当該切欠部に余分
なＡｇロウ材をためるようにしたので、Ａｇロウ材の過
多による応力がメタライズ層周辺に生ずることが防止さ
れ、メタライズ層の剥離、Ｗの溶出によるリード断線、
リード取れなどを防止し、信頼性全向上させることに成
功した。
為、アウターリードに切欠部を設け、当該切欠部に余分
なＡｇロウ材をためるようにしたので、Ａｇロウ材の過
多による応力がメタライズ層周辺に生ずることが防止さ
れ、メタライズ層の剥離、Ｗの溶出によるリード断線、
リード取れなどを防止し、信頼性全向上させることに成
功した。
次に、本発明を、実施例を示す第１図〜第３図に基づい
て説明する。
て説明する。
第３図に本発明を適用したセラミックパッケージのキャ
ップを除去した全体構成図を示す。
ップを除去した全体構成図を示す。
第３図にて、１はパッケージ基体で、このパッケージ基
体はセラミック多層配線基板より成る。
体はセラミック多層配線基板より成る。
この基板は、周知のセラミック多層配線基板製造技術に
よシ製造することができ、例えば、アルミナグリーンシ
ートを用い、Ｗ、Ｍｏなどの導体をプリントし、積層、
焼成を行なうことにより製造される。第３図にて、２は
かかる多層配線基板に形成されたＷメタライズ層で、例
えば二層目の基板にパターンニングされている。
よシ製造することができ、例えば、アルミナグリーンシ
ートを用い、Ｗ、Ｍｏなどの導体をプリントし、積層、
焼成を行なうことにより製造される。第３図にて、２は
かかる多層配線基板に形成されたＷメタライズ層で、例
えば二層目の基板にパターンニングされている。
パッケージ基体１のキャビティ内には、半導体素子（ベ
レット）３を周知のダイボンディングによりマウントし
、該素子３のパッド（図示せず）と前記パターンニング
されたＷメタライズ層２とを、コネクタワイヤ４により
ワイヤボンディングし、電気的接続全行なう。
レット）３を周知のダイボンディングによりマウントし
、該素子３のパッド（図示せず）と前記パターンニング
されたＷメタライズ層２とを、コネクタワイヤ４により
ワイヤボンディングし、電気的接続全行なう。
パッケージ基体１の側面には複数のアウターリード５の
取付けを行なう。第３図ではデュアルインラインタイプ
のものを例示しである。
取付けを行なう。第３図ではデュアルインラインタイプ
のものを例示しである。
このアウターリード５の取付けは、例えば、パッケージ
基体１の側面に、当該リード５の取付けのためのＷメタ
ライズ層を例えば、印刷技術により形成し、該メタライ
ズ層の表面にＮｉメッキ層全形成し、Ａｇロウ材材用用
て行うことができる。
基体１の側面に、当該リード５の取付けのためのＷメタ
ライズ層を例えば、印刷技術により形成し、該メタライ
ズ層の表面にＮｉメッキ層全形成し、Ａｇロウ材材用用
て行うことができる。
第３図では、当該Ｗメタライズ層及びＮＬメッキ層よシ
なる接着用金属層を形成し、Ａｇロウ材により、アウタ
ーリード５を取付して成る外観を示してあシ、これらリ
ード５の素面には、例えば、２次Ｎｉメッキ層及びＡｕ
メッキ層よυなる表面仕上げが施されている。
なる接着用金属層を形成し、Ａｇロウ材により、アウタ
ーリード５を取付して成る外観を示してあシ、これらリ
ード５の素面には、例えば、２次Ｎｉメッキ層及びＡｕ
メッキ層よυなる表面仕上げが施されている。
第３図では省略されているが、セラミックや金属などよ
り成るキャップが、低融点ガラスなどにより取付けられ
、ハーメチックシールが行われている。
り成るキャップが、低融点ガラスなどにより取付けられ
、ハーメチックシールが行われている。
かかるアウターリード５において、本発明では、第１図
〜第３図にも示すように、その側面に切欠部を設けてい
る。これを第１図及び第２図に従い説明するに、アウタ
ーリード５のスタンドオフ６の部分の両側面に切欠部７
を設けており、これによシ、第２図に示すように、切欠
部７にＡｇロウ材８がためられる。
〜第３図にも示すように、その側面に切欠部を設けてい
る。これを第１図及び第２図に従い説明するに、アウタ
ーリード５のスタンドオフ６の部分の両側面に切欠部７
を設けており、これによシ、第２図に示すように、切欠
部７にＡｇロウ材８がためられる。
なお、第２図にて、９は、パッケージ基体１の側面に形
成されたＷメタライズ層を示し、この第２図では１次メ
ッキ層やアウターリード５の表面に形成される２次Ｎｉ
メッキ層やＡｕメッキ層の図示は省略されている。
成されたＷメタライズ層を示し、この第２図では１次メ
ッキ層やアウターリード５の表面に形成される２次Ｎｉ
メッキ層やＡｕメッキ層の図示は省略されている。
半導体素子（チップ）３は、例えばシリコン単結晶基板
から成シ、周知の技術によってこのチップ内には多数の
回路素子が形成され、１つの回路機能が与えられている
。回路素子の具体例は、例えばＭＯＳ）ランジスタから
成９、これらの回路素子によって例えばメモリや論理回
路の回路機能が形成されている。
から成シ、周知の技術によってこのチップ内には多数の
回路素子が形成され、１つの回路機能が与えられている
。回路素子の具体例は、例えばＭＯＳ）ランジスタから
成９、これらの回路素子によって例えばメモリや論理回
路の回路機能が形成されている。
コネクタワイヤ４は、例えばＡノ細線やＡｕ細線により
構成されている。
構成されている。
（１）本発明によれば、アウターリードに切欠部が設け
られているので、この切欠部にＡｇロウ材をためること
ができ、Ａｇロウ材をコントロールすることができ、Ａ
ｇロク材量過多による応力の発生を少なくし、メタライ
ズの剥離、Ｗの溶出、リード断ｙｅｔ防止することがで
き念。
られているので、この切欠部にＡｇロウ材をためること
ができ、Ａｇロウ材をコントロールすることができ、Ａ
ｇロク材量過多による応力の発生を少なくし、メタライ
ズの剥離、Ｗの溶出、リード断ｙｅｔ防止することがで
き念。
（２）本発明はＡｇロウ材によりアウターリードを取付
ける場合に効果がめｐ、当該Ａｇロウ材がクラッドされ
たアウターリードでも有効でおるが、特に、Ａｇロウ材
量が過多になり易く、応力の問題が顕著なＡｇロウ材と
してリボン状のものを使用するときに、著効がおる。
ける場合に効果がめｐ、当該Ａｇロウ材がクラッドされ
たアウターリードでも有効でおるが、特に、Ａｇロウ材
量が過多になり易く、応力の問題が顕著なＡｇロウ材と
してリボン状のものを使用するときに、著効がおる。
（３）本発明によれば上記から信頼性の向上した半導体
装置を得ることができた。
装置を得ることができた。
以上本発明者によってなされ九発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例え・ば、前記実施例では切欠部をアウターリードの両
側面に設ける例を示したが、片側側面でもよい。
側面に設ける例を示したが、片側側面でもよい。
なお、当該切欠部をスタンドオフの部分に設ければよい
が、Ａｇロウ材による取付部分のみに設けてもよいこと
はもちろんである。
が、Ａｇロウ材による取付部分のみに設けてもよいこと
はもちろんである。
さらに、前記実施例ではロウ材として６２ｇロウ材を使
用する例を示したが他のロウ材を使用してもよい。
用する例を示したが他のロウ材を使用してもよい。
本発明は前記実施例で示し次セラミックパッケージのほ
か、その他各種の例えばピングリットアレイタイプ等の
セラミックパッケージに適用することができ、また、本
発明のごとき問題音生じる場合の解決を必要とする各種
半導体装置や電子部品装置に応用することができる。
か、その他各種の例えばピングリットアレイタイプ等の
セラミックパッケージに適用することができ、また、本
発明のごとき問題音生じる場合の解決を必要とする各種
半導体装置や電子部品装置に応用することができる。
第１図は本発明の実施例を示す要部側面図、第２図は第
１図Ｉ−Ｉ線断面図、 第３図は本発明の実施例を示すキャップを取去ったパッ
ケージの全体斜視図でるる。 １・・・パッケージ基体、２・・・Ｗメタライズ層、３
・・・半導体素子、４・・・コネクタワイヤ、５・・・
アウターリード、６・・・スタンドオフ部分、７・・・
切欠部、８・・・Ａｇロウ材（金属ロウ材）、９・・・
Ｗメタライズ層（接着用金属層）。 第 １ 図 第 ２ 図
１図Ｉ−Ｉ線断面図、 第３図は本発明の実施例を示すキャップを取去ったパッ
ケージの全体斜視図でるる。 １・・・パッケージ基体、２・・・Ｗメタライズ層、３
・・・半導体素子、４・・・コネクタワイヤ、５・・・
アウターリード、６・・・スタンドオフ部分、７・・・
切欠部、８・・・Ａｇロウ材（金属ロウ材）、９・・・
Ｗメタライズ層（接着用金属層）。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、セラミックパッケージ基体の金属層に金属ロウ材に
よりアウターリードを取付して成るセラミックパッケー
ジにおいて、前記アウターリードのスタンドオフ部分側
面に切欠部を設けて成ることを特徴とするセラミックパ
ッケージ。 ２、金属ロウ材がＡｇロウ材より成り、かつ、Ａｇロウ
材がリボン状に構成されている、特許請求の範囲第１項
記載のセラミックパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11032785A JPS61269343A (ja) | 1985-05-24 | 1985-05-24 | セラミツクパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11032785A JPS61269343A (ja) | 1985-05-24 | 1985-05-24 | セラミツクパツケ−ジ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61269343A true JPS61269343A (ja) | 1986-11-28 |
Family
ID=14532919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11032785A Pending JPS61269343A (ja) | 1985-05-24 | 1985-05-24 | セラミツクパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61269343A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6489552A (en) * | 1987-09-30 | 1989-04-04 | Toshiba Corp | Ceramic substrate |
-
1985
- 1985-05-24 JP JP11032785A patent/JPS61269343A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6489552A (en) * | 1987-09-30 | 1989-04-04 | Toshiba Corp | Ceramic substrate |
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