JPS6126685B2

JPS6126685B2 -

Info

Publication number: JPS6126685B2
Application number: JP55079487A
Authority: JP
Inventors: Kosuke Nakanishi; Yoshuki Fujikawa
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1980-06-11
Filing date: 1980-06-11
Publication date: 1986-06-21
Also published as: JPS575151A

Description

【発明の詳細な説明】本発明は、印字すべき情報を一旦記憶装置に記
憶させ、該記憶させた内容に誤りがないかどうか
を表示装置で確認した後、その印字を実行させる
構成とした電子機器に係り、特には、印字すべき
情報を記憶する記憶装置と、上記情報を上記記憶
装置に導入するキー入力装置と、印字命令に基づ
いて、上記記憶装置に記憶される上記情報を、所
定の改行動作を行い複数行にわたつて印字する印
字装置と、上記記憶装置の連続する所定複数アド
レスに記憶される情報を、該情報が上記所定の改
行動作によつて２行以上にわたつて印字される場
合は、上記所定の改行動作の行われる部分を示す
表示を伴つた形で表示する表示装置とを備える構
成とすることによつて、小容量の表示装置で、キ
ー入力内容の確認と共に、改行回数、改行位置等
の印字フオーマツトの確認も行うことができるよ
うにした電子機器を提供するものである。

なお、上記に於て「所定の改行動作」とは、
「操作者の入力した改行命令に基づいて行われる
改行動作」、「１行に印字可能な数の文字を印字し
終わつた時点で行われる改行動作」等をいう。

以下、実施例に基づいて本発明を詳細に説明す
る。

第１図は、本発明の一実施例の要部回路構成を
示すブロツク図である。

図に於て、１は文字・数値等の情報の記憶部、
２は記憶部１のアドレス指定の制御を行う回路、
３は指定された情報ブロツクの先頭アドレスを記
憶する回路、４は指定された情報ブロツク内の特
定アドレス（アーソルアドレス）を記憶する回
路、５は記憶部１内の任意のアドレスを指定可能
なワーキングアドレス回路、６は、２による制御
により指定されたアドレスより出力される内容、
及びキー入力部７からの入力コード（文字、数値
等の情報）を保持するための第１バツフア回路、
８は入力部７からの入力コードを保持するための
第２バツフア回路であり、前記第１バツフア回路
６の内容との比較、一致判断を行う情報を記憶す
るための回路、９は任意のコードを発生すること
のできるコードジエネレータ、１０は前記６の出
力と、８又は９の出力の比較、一致検出を行う判
断回路である。

１１は、印字容量あるいは表示容量（桁数等）
に相当する容量分だけ記憶部１よりの出力コード
を保持するためのキヤラクタバツフア回路、１２
は記憶部１の出力のうち数値部を抽出して保持す
るためのデータレジスタ、１３は１１と１２の出
力を、それぞれ対応する桁毎に比較、一致検出を
行うための判断回路、１４は前記１１及び１２の
出力を入力し、それぞれ対応する桁毎に論理和を
取り、その結果を順次出力する合成回路である。

１５は印字内容を保持する印字バツフア回路、
６は前記１５の出力を入力し、印字部１７に対し
印字制御を行う印字制御回路、１８は表示内容を
保持する表示バツフア回路、１９は前記１８の出
力を入力し、キヤラクタパターンジエネレータ２
０を介して、表示部２１に表示制御を行う表示制
御回路である。

２２は入力部７より入力された数値情報を保持
し、数値演算回路２３に出力するための演算用レ
ジスタ、２３は前記演算用レジスタ２２、データ
レジスタ１２等の数値情報を入力し所定の演算処
理を行い結果を出力する数値演算回路である。

２４はシステム制御回路、７はアルフアベツ
ト、数字その他の情報を入力するためのキー入力
部、２５はキー入力部７よりの出力を入力し対応
したコードを出力すると共にキー内容を判別し結
果を出力するキー入力制御回路、２６は固定状態
を選択するスイツチ回路、２７は前記スイツチ回
路２６の出力を入力し判断結果を前記システム制
御回路２４へ出力するスイツチ入力判断回路、２
８は前記判断回路１０の動作に従い計数を行う計
数回路である。２９，……，３５，３６は、前記
キー入力制御回路２５又はスイツチ入力判断回路
２７の出力を入力し状態を記憶保持し得るラツチ
回路、３７，……，４４は前記システム制御回路
２４、判断回路１０又は１３により制御されるゲ
ート回路である。

第２図は同実施例の外観を示す平面図である。

図に於いて、７はキー入力部、１７は印字部、
２１は表示部である。また、４５はモード指定ス
イツチである。

以下、第３図乃至第５図を参照しながら説明を
進める。

今、第３図に示すように、一連の文字、数値情
報が記憶部１に記憶されているとする。ここで、
０番地〜４番地及び６番地〜24番地の内容は文字
情報である。また、「RETURN」は、ここまでの
内容をとりあえず印字して改行を行うことを示す
改行命令である。

本発明は、これらの内容に対して表示を行う場
合、印字時に改行される個所を何らかの方法で知
らしめることを目的としている。

今、表示部２１の容量を10桁と考えた場合に、
０番地から９番地までの10桁の内容に対して表示
を行う場合を考える。第４図は、第３図に示され
る記憶情報に基づく印字例を示す図である。図に
示される如く、０〜９番地の内容に対しては５番
地の改行命令による改行が行われるのみである。
この場合は、改行命令「RETURN」が記憶され
ているため、このコードに対してあるキヤラクタ
パターン（たとえば「〓」）を与えることによ
り、第５図１の様な表示を簡単に行わせることが
できる。

表示を行う場合、まず表示部２１の最上位桁で
表示すべき情報の記憶されているアドレス（今の
場合は０番地）を、第１図に示す回路４に設定す
る。そして、該設定に基づいて記憶部１から出力
される内容を、第１バツフア回路６を介し、ゲー
ト回路３９，４２の制御により、キヤラクタバツ
フア回路１１に転送する。このバツフア回路１１
は表示桁数に対応した容量をもつものであるとす
る。以下、順次回路４の内容をアツプしながら、
記憶部１に記憶される情報をバツフア回路１１に
転送していき、一ぱいになつた時点で、ゲート回
路４３の制御により表示バツフア回路１８に転送
する。表示バツフア回路１８の内容は表示制御回
路１９により、キヤラクタパターンジエネレータ
２０を通して表示部２１で表示される。この時、
「RETURN」に対してある特定のパターン、たと
えば「〓」を、キヤラクタパターンジエネレータ
２０により発生させる構成とすることにより、第
５図１の表示は可能となる。

次に、表示として20番地から29番地までの内容
の表示を行う場合であるが、この部分の内容は、
印字時、第４図に示すように「Ｕ」の点で改行さ
れる。ここで、改行される点が「Ｕ」であること
を検出して、その表示桁に対応する位置に特定の
シンボル、たとえば小数点等を表示することを表
示制御回路１９に指示する構成とすることによ
り、改行位置の表示が可能となる。問題は、20番
地〜29番地の表示において、いかにして「Ｕ」の
位置すなわち改行位置を検出するかである。これ
は、20番地から29番地までの内容をキヤラクタバ
ツフア回路１１に転送するときに、転送する各情
報毎に以下の処理、すなわち、転送する情報の記
憶アドレスから順次アドレスをダウンしながらそ
の内容を見ていき、上記転送情報の記憶アドレス
から改行命令の記憶されているアドレスに到達す
るまでのアドレスカウント数が、印字桁数Ｎ（＝
16）の整数倍に「０」から「Ｎ―１」までのいず
れを加算したものに相当するかを、すなわち、余
りがいくらになるかを、また、転送する情報より
前に改行命令が記憶されておらず０番地まで戻つ
たときは、そのアドレスカウント数に「１」を加
えたものが、印字桁数の整数倍に「０」から「Ｎ
―１」までのいずれを加算したものに相当するか
を、すなわち、余りがいくらかになるかを検出す
る方法をとることによつて可能となる。上記余り
の値によつて、当該転送情報が印字時に左から何
桁目に印字されるかがわかり、その値が「０」と
なつたとき転送情報が一行の最終印字情報をなる
わけである。上記のようにして、一行の最下位桁
に印字される情報が検出されれば、後は、該情報
が前記表示バツフア１８に格納されたときに、前
記システム制御回路２４が前記表示制御回路１９
に信号を送る。その結果、前記情報は、小数点が
付されて、前記表示部２１に表示される。尚、小
数点は該表示部２１の桁と桁の境目にあつて、小
数点が表示されても、前記キヤラクタバツフア１
１に格納されていた10桁の内容は変更なく一括表
示される。

以下、具体的な動作を説明する。

例えば「Ｔ」が印字時に左から何桁目に印字さ
れるかを求めるとき、前記システム制御回路２４
は、「Ｔ」のアドレスすなわち「20」をワーキン
グアドレス回路５に設定する。引き続き、
「RETURN」コードをコードジエネレータ９より
発生させる。

そして、前記システム制御回路２４は、前記ア
ドレス指定制御回路２によつて、順次アドレスを
ダウンさせながら、その都度、前記記憶部１から
当該アドレスに対応する記憶内容を続み出し、そ
れを、前記第１バツフア回路６に保持させる。

前記判断回路１０は、前記アドレスダウンがあ
る毎に、前記第１バツフア回路６に保持された記
憶内容と、ゲート回路４１を通つて該コードジエ
ネレータ９から送られてきた「RETURN」の比
較を行う。比較開始時、該計数回路２８は、該判
断回路１０から計数開始信号を受けて、その内容
を「１」に設定する。尚、前記計数回路２８はＮ
（＝16）進カウンタである。

比較が行なわれた結果、両者が一致すると、一
致信号が該計数回路２８を通つて前記システム制
御回路２４に送られる。

すると、前記システム制御回路２４は上記アド
レスダウンを中止する。

しかし、上記比較の結果、両者該一致しないと
き、前記計数回路２８は、該判断回路１０の信号
を受けて、その内容を「１」アツプする動作を行
う。

この場合、「Ｓ」，「Ｒ」，「Ｑ」，「Ｐ」……と検
索を行い、５番地の「RETURN」コードで検
索・計数は停止する。このとき計数回路２８の内
容は「15」となつている。これは印字時の「Ｔ」
の位置が左より15桁目であることを示している。

同様にして、キヤラクタバツフア回路１１に転
送する全内容に対して上記の処理を行うことによ
り、「RETURN」コード検出時の計数回路内容が
「０」となる記憶情報すなわち、「Ｕ」を検出する
ことができる。前記計数回路内容が「０」となる
記憶情報が「Ｕ」であることが検出されると、該
記憶情報「Ｕ」が前記キヤラクタバツフア１１か
ら前記表示バツフア１８に転送されたとき、前記
システム制御回路２４は前記表示制御回路１９に
信号を送る。それに伴つて、該表示制御回路１９
は、キヤラクタパターンジエネレータ２０を通し
て、前記表示部２１に「Ｕ」の表示と同時に小数
点「、」の表示を行う制御動作を実行する。この
結果、第５図２に示す表示が可能となる。

以上詳細に説明した本発明によれば、小容量の
表示装置（例えば、実施例に於けるような10桁程
度の表示装置）でもつて、キー入力内容、及び表
示されている内容に関して、印字時に改行が有る
か否か、更に、改行が有る場合はその回数並びに
位置を、印字開始に先立つて確認することができ
るという効果を奏するものである。

【図面の簡単な説明】

第１図はブロツク図、第２図は平面図、第３図
は記憶情報の一例を示す図、第４図は印字例を示
す図、第５図は表示例を示す図である。符号、１：記憶部、７：キー入力部、１７：印
字部、２１：表示部。

Claims

【特許請求の範囲】１印字すべき情報を記憶する記憶装置と、上記情報を上記記憶装置に導入するキー入力装
置と、印字命令に基づいて、上記記憶装置に記憶され
る上記情報を、所定の改行動作を行い、複数行に
わたつて印字する印字装置と、上記記憶装置の連続する所定複数アドレスに記
憶される情報を、該情報が上記所定の改行動作に
よつて２行以上にわたつて印字される場合は、上
記所定の改行動作の行われる部分を示す表示を伴
つた形で表示する表示装置とを備えたことを特徴
とする電子機器。