JPS6126628B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、プリント基板の検査装置に関し、
特に該基板の印刷配線の配線間短絡および断線を
短時間で確実に検出する短絡−断線判定装置に関
する。

従来、プリント基板の印刷配線の検査、すなわ
ち配線間の短絡や断線などを検査するには、作業
員による目視検査、回路計（テスタ）などの導通
試験器による手操作の検査などが採用されてい
る。これらの検査方式は基板の印刷配線数が少な
いものでは有効で安価な方式であるが、複雑なパ
ターンの印刷配線をもつプリント基板に対しては
一枚一枚の検査に時間がかかり、しかも信頼性も
あまり確保できず、延いてはプリント基板のコス
トアツプを招いてしまう。

この発明は、複雑なパターンの印刷配線をもつ
プリント基板に対しても極めて短時間に確実な検
査が可能な検査装置を提供しようとするもので、
良・不良の判定のみならず、印刷配線管の短絡と
配線の断線とを見分けてしかもその個所をも識別
し得る装置を提供することを目的としている。

この発明を実施例図面と共に詳述すれば、第１
図ａはこの発明の第１実施例に係る短絡−断線判
定装置の構成を示すブロツク回路図で、１０６，
１０７は一対の配線走査回路、１０１は健全な印
刷配線をもつ基準用プリント基板、１０２は検査
すべきプリント基板で、これらプリント基板は同
一ロツトについて同じ回路パターンのものである
とは述べるまでもない。配線走査回路１０６，１
０７は共に第１図ｂに示すような同一構成をも
ち、後述するように同期して作動される。

第１図ｂにおいて、１，２〜ｎはｎ個の検出入
力端子でここには第１図ａに示したように健全な
プリント基板１０１又は検査すべきプリント基板
１０２の所望配線個所へ接触されるプローブへの
リード線１０４又は１０５が接続される。１０
ａ，１０ｂは各々マルチプレクサであり、両方の
マルチプレクサ１０ａ，１０ｂは各々１〜ｎ番ま
での入力端１ａ，２ａ〜ｎ_aおよび１ｂ，２ｂ〜
ｎ_bと１つずつの出力端１１ａおよび１１ｂを有
し、各々出力端を入力端に１つずつ順番に接続す
る走査動作を行なうものである。マルチプレクサ
１０ａと１０ｂの入力端は各々１ａと１ｂ，２ａ
と２ｂ，……ｎ_aとｎ_bのように対応する番号のも
の同志が互いに接続されて１，２〜ｎの検出入力
端子を構成し、マルチプレクサ１０ａの出力端１
１ａは接地電位に規制され、一方マルチプレクサ
１０ｂの出力端１１ｂは、抵抗１４とダイオード
１５からなるプルアツプ回路に接続されて出力端
１１６，１１７を構成している。このプルアツプ
回路は抵抗１４と逆極性ダイオード１５との直列
回路に対して端子１６に正の電圧（＋Ｅ）を与
え、出力端１１ｂが接地電位（正確には接地電位
より極くわずか高い電位）のときはその電位に、
それ以外のときは出力端１１ｂを＋Ｅ電位に保つ
働きをする。

これらのマルチプレクサ１０ａ，１０ｂは制御
回路１３によつてその走査動作を制御され、制御
入力端１１４，１１５に外部から到来する定固期
駆動パルスに基づいて制御回路１３が信号線１３
ｂを介してマルチプレクサ１０ｂのクロツク端子
１２ｂに上記定周期の駆動パルス信号を与えると
共に、この駆動パルス信号によつて同期して走査
動作したマルチプレクサ１０ｂが、入力端ｎ_bま
で走査を終えるたび毎に、制御回路１３から信号
線１３ａを介してもう１つのマルチプレクサ１０
ａのクロツク端子１２ａに１個のパルス信号が入
力され、このパルス信号１個につきマルチプレク
サ１０ａの走査動作が一歩進するようになされて
いる。すなわち一方のマルチプレクサ１０ｂがそ
の入力端１ｂからｎ_bまでの走査を一巡するたび
に他方のマルチプレクサ１０ａがその入力端の走
査を一歩進せしめ、かくして両マルチプレクサの
入力端同志の全ての番号同志の組合せが果され
る。この場合、重複する番号組合せを省略するた
めに、例えばマルチプレクサ１０ａが入力端１ａ
を出力端１１ａに接続しているときにマルチプレ
クサ１０ｂが入力端１ｂ〜ｎ_bを走査し終つた
ら、次に１０ａが入力端２ａを出力端１１ａに接
続したとき１０ｂが入力端２ｂからｎ_bまで走査
し、さらにその次は３ｂ〜ｎ_b、そして４ｂ〜ｎ_b
というように、１０ａが一歩進するたびに１０ｂ
の走査開始位置をも一歩進させるように制御回路
１３を構成することは可能であつて一層実用的で
ある。

第１図ｂに示したような構成を有する配線走査
回路は、その検出入力端子１〜ｎに検査すべき基
板の印刷配線の各々を接続したとき検出入力端子
間が開路状態にあれば出力端子１１６，１１７に
は高レベル信号が現われ、或る検出入力端子間同
志で閉路が形成されていると、例えば端子１，３
間に閉路が形成されていると、マルチプレクサ１
０ａが入力端１ａを走査しているときにマルチプ
レクサ１０ｂが入力端３ｂを走査したときに出力
端子１１６，１１７が低レベル信号が現われる。
この低レベル信号は制御回路１３のストツプ端子
１３ｃに入力されて駆動パルス信号を直ちに停止
させ、従つてそのときの両マルチプレクサ１０
ａ，１０ｂの走査中の番号から短絡端子１，３が
特定される。これは通常信号線１３ａ，１３ｂの
パルス信号をカウンタで計数することにより例え
ば数字表示で表示可能である。

尚、上記においてマルチプレクサ１０ａ，１０
ｂの走査順を逆にし、１０ｂが１つの入力端を出
力端に接続している間に１０ａがｎ番の入力端ま
での一巡走査を行なうようにしたり、或いはプル
アツプ端子１６に負の電位を与えてダイオード１
５を図示と逆の極性に接続して短絡検出時に高レ
ベル信号を取出すように変形してもよいことは述
べるまでもない。

再び第１図ａに戻つて、上述のような同一構成
をもつ配線走査回路１０６，１０７は、１０６が
基準用、１０７が試験用に用いられており、両走
査回路は、各々の制御入力端子１１４，１１５に
クロツク発生器１０８から信号線１０９、アンド
ゲート１１０、信号線１１１、バイナリーカウン
タのような駆動回路１１２および信号線１１３を
介して同じ駆動パルスを受け、前述のように両者
が同期して走査動作をするようになされている。
基準用配線走査回路１０６の出力端子１１６はイ
ンバータ１２１と排他的論理和回路１２２の一方
の入力端子へ接続され、試験用配線走査回路１０
７の出力端子１１７は波形整形用の非反転コンバ
ータ１１８を介して上記排他的論理和回路１２２
の他方の入力端子とナンド回路１２５の一方の入
力端子とノア回路１２６の一方の入力端子とに接
続されている。上記ナンド回路１２５とノア回路
１２６の各々他方の入力端子には前記インバータ
１２１の出力が接続され、ナンド回路１２５の出
力はインバータ１３１を介してフリツプフロツプ
１２７を経て第１の表示器１２８へ入力され、ノ
ア回路１２６の出力は別のフリツプフロツプ１２
９を経て第２の表示器１３０へ入力され、上記ナ
ンド回路１２５とインバータ１３１およびフリツ
プフロツプ１２７で第１の識別回路を構成し、上
記ノア回路１２６とフリツプフロツプ１２９で第
２の識別回路を構成している。前記排他的論理和
回路１２２の出力はさらに別のフリツプフロツプ
１２３を介して信号線１２４から前記アンドゲー
ト１１０の他方の入力端子へ導かれ、接続点１２
０，１１９における両走査回路１０６，１０７か
らの出力信号が高レベル信号と低レベル信号のよ
うに互いに逆位相のときのみアンドゲート１１０
を遮断して駆動パルスの発生を停止するゲート回
路をこれら１２２，１２３，１１０の各要素で構
成している。

今、両走査回路の出力が高レベル信号のときを
「１」、低レベル信号のときを「０」とすれば、基
準用配線走査回路１０ｂからはそれが走査する基
準用プリント基板１０１の印刷配線の或る配線間
が開路されているなら「１」の出力が、また閉路
されているなら「０」の出力が生じる。試験用配
線走査回路１０７についても同様で、試験用プリ
ント基板１０２の印刷配線が健全なら両者の出力
は接続点１２０，１１９で全く同位相となる。こ
の同位相状態においては排他的論理和回路１２２
を介してフリツプフロツプ１２３がその出力を
「１」状態に保ち、従つてアンドゲート１１０は
開いていて駆動パルスによる両走査回路１０６，
１０７の駆動が続行され、また両表示器１２８，
１３０共に作動しない。試験用プリント基板１０
２の本来閉路すべき或る配線間が断線によつて開
路している場合、試験用配線走査回路１０７から
は「１」出力が生じるのに対して基準用配線走査
回路１０６からは「０」出力が生じる。これによ
つて排他的論理和回路１２２を介してフリツプフ
ロツプ１２３がその出力を「０」に反転してアン
ドゲート１１０を遮断し、駆動パルスを停止させ
て両走査回路の走査動作をその時点で一時停止す
る。先にも述べたように走査回路１０７がどの検
出入力端間を走査しているかは図示しないカウン
タおよび数字表示素子によつて果される。このと
き接続点１２０には「０」信号が、また１１９に
は「１」信号が存在し、接続点１２０の「０」信
号はインバータ１２１の出力側で「１」信号とな
つている。従つてノア回路１２６の両入力には
「１」信号同志が入力されるからフリツプフロツ
プ１２９が反転せずに表示器１３０は作動しない
が、ナンド回路１２５は両入力に「１」信号を受
けて「０」信号を出力し、これがインバータ１３
１を介してフリツプフロツプ１２７を反転させて
表示器１２８を作動させる。すなわち第１の識別
回路と第１の表示器１２８はこの例の場合は断線
表示用となつている。

一方、試験用プリント基板１０２の本来開路す
べき或る配線間が短絡によつて閉路している場合
は接続点１１９に「０」信号が現われ、接続点１
２０には「１」信号が現われる。これによつて前
述と同様に排他的論理和回路１２２を介してフリ
ツプフロツプ１２３が反転してアンドゲート１１
０を遮断し、その時点で両走査回路の走査動作を
停止すると共に、接続点１２０の「１」信号はそ
の出力側に「０」信号となつて現われるから、ナ
ンドゲート１２５は「１」信号を出力してインバ
ータ１３１を介して「０」信号をフリツプフロツ
プ１２７に与えて表示器１２８を不作動に保つ一
方、ノア回路１２６は「１」信号を出力してフリ
ツプフロツプ１２９を反転させ、従つて表示器１
３０を作動させる。すなわち第２の識別回路を第
２の表示器１３０はこの例の場合は短絡表示用と
なつている。

従つて全く自動的に短絡と断線との見分けとそ
の発生個所の特定とが果され、検出後の再走査の
開示も図示しないリセツト回路を例えば押釦スイ
ツチで操作して各フリツプフロツプをリセツトさ
せればよく、極めて高速で確実な試験が行なえる
ものである。

上述の説明において両プリント基板１０１，１
０２と本装置との接続をプローブによつて行なう
場合を述べたが、これはプリント基板のパターン
に合わせたプラグインコネクタなどを用いてもよ
く、試験用プリント基板１０２を次から次へと簡
単に交換できる手段であれば一層の検査能率の向
上が果されよう。

また第１図ａの実施例では配線走査回路を一対
用いて受に基準用プリント基板と比べる方式を採
用しているが、これを１つの配線用走査回路によ
つて行なうようにしたのが第２図の実施例であ
り、ここでは基準用プリント基板の走査結果が試
験に先立つて記憶回路に記憶され、以後の検査す
べき試験用プリント基板の走査結果はこの記憶回
路の記憶内容と比べられる。

すなわち第２図において１０７は１つの配線走
査回路であつて第１図ａの走査回路１０７と同じ
ものであり、もう１つの走査回路１０６の代りに
記憶回路１３５が設けられている。この記憶回路
１３５はそのクロツク入力端１３４に前記駆動パ
ルスを受けて走査回路１０７と同期して書込みお
よび読出しを制御され、書込モードと読出モード
の切換は図示しないセツト回路から信号線１３２
に与えられるパルス信号で行なわれ、走査回路１
０７の出力端子１１７を記憶回路１３３への入力
側接点１４１と非反転コンバータ１１８への入力
側接点１４２とのいずれかに切換る切換換点１４
０の動作と連動していて良い。尚、図中１３３は
記憶回路１３３からの読出し出力を生じる信号線
で接続点１２０に至つており、残りの各符号要素
は第１図ａのものと対応していて全く異るところ
がない。

この第２図の装置においては、先ず同一ロツト
の健全なパターンのものを基準用プリント基板１
０１として走査回路１０７の検出入力端子に接続
し、接点１４０を接点１４１に接続して記憶回路
１３５を書込モードにして走査を開始する。これ
によつて全配線についての走査結果が駆動パルス
のタイミングで記憶回路１３５に記憶される。次
いで検査すべきプリント基板１０２を前記基板１
０１に代えて対応接続し、接点１４０の接点１４
２に接続して記憶回路１３５を読出モードにして
同様に走査を開始する。これによつて接続点１２
０には記憶回路１３５からの基準用プリント基板
の走査結果が現われ、接続点１１９には現在走査
している試験用プリント基板の走査結果が現わ
れ、これらは駆動パルスに同期していて第１図ａ
の場合と全く同様に比べられて識別される。

以上に述べたようにこの発明によれば多数のプ
リント基板の検査をそれらがいかに複雑な印刷配
線を持つていても従来に比べてはるかに短時間に
確実に行なえると共に、作業自体も特別な技術を
要求するものではないから誰にでも簡単に行な
え、また検査対象もプリント基板の配線パターン
に左右されずに汎用性をもつものであるほか、プ
リント基板以外にも多芯ケーブルなどの短絡−断
線検査にも適用できるなど、産業的に顕著な効果
を奏することができる。

【図面の簡単な説明】

第１図ａはこの発明の一実施例を示すブロツク
回路図、第１図ｂはその要部の詳細を示すブロツ
ク回路図、第２図はこの発明の別の実施例を示す
ブロツク回路図である。 １〜ｎ……検出入力端子、１０ａ，１０ｂ……
マルチプレクサ、１３……制御回路、１０６，１
０７……配線走査回路、１０８……クロツク発生
器、１１０……アンドゲート、１１２……駆動回
路、１２１，１３１……インバータ、１２２……
排他的論理和回路、１２３，１２７，１２９……
フリツプフロツプ、１２５……ナンド回路、１２
６……ノア回路、１２８，１３０……表示器、１
３５……記憶回路。

Claims (1)

1. 【特許請求の範囲】 １ 各々１〜ｎ番の複数の入力端と１つずつの出
   力端を有し互いの対応番号の入力端同志が接続さ
   れて１〜ｎ番の検出入力端子を構成し、且つ一方
   の出力端が常時第１の電位に規制され他方の出力
   端が第２の電位を与えるプルアツプ回路に接続さ
   れて検出出力端子を構成してなる第１および第２
   のマルチプレクサおよびこれらマルチプレクサの
   一方がその入力端を順番に出力端に接続する走査
   動作をｎ番まで行うたび毎に他方がその入力端を
   出力端に接続する走査動作を一歩進せしめてこれ
   をｎ番まで繰返すように駆動パルスによつて両マ
   ルチプレクサを駆動制御する制御回路を備えてな
   る配線走査回路を一対有し、一方の配線走査回路
   はその検出入力端子に建全なプリント基板の回路
   パターンが接続されて基準用配線走査回路を構成
   すると共に他方の配線走査回路はその検出入力端
   子に検査すべきプリント基板の回路パターンが対
   応接続されて試験用配線走査回路を構成し、さら
   に両走査回路を同期して走査駆動するために１つ
   のクロツク発生器により制御されて上記駆動パル
   スを同時に両走査回路へ与える駆動回路と、両走
   査回路の上記検出出力端子からの信号が逆位相の
   ときのみ出力を発して上記駆動パルスを停止させ
   るゲート回路と、一方の走査回路の検出出力端子
   からの信号が他方の走査回路の検出出力端子から
   の信号より高レベルのとき第１の表示器を作動さ
   せる第１の識別回路および低レベルのとき第２の
   表示器を作動させる第２の識別回路とを備えてな
   ることを特徴とする短路−断線判定装置。 ２ 各々１〜ｎ番の複数の入力端と１つずつ出力
   端を有し互いの対応番号の入力同志が接続されて
   １〜ｎ番の検出入力端子を構成し、且つ一方の出
   力端が常時第１の電位に規制され他方の出力端が
   第２の電位を与えるプルアツプ回路に接続されて
   検出出力端子を構成してなる第１および第２のマ
   ルチプレクサおよびこれらマルチプレクサの一方
   がその入力端を順番に出力端に接続する走査動作
   をｎ番まで行うたび毎に他方がその入力端を出力
   端に接続する走査動作を一歩進せしめてこれをｎ
   番まで繰返すように駆動パルスによつて両マルチ
   プレクサを駆動制御する制御回路を備えてなる配
   線走査回路と、上記駆動パルスによつて書込みお
   よび読出しを制御され、該走査回路の検出入力端
   子に健全なプリント基板の回路パターンを接続し
   て上記駆動パルスによつて走査駆動したときに上
   記検出出力端子に現われる出力信号を駆動パルス
   に同期して記憶する記憶回路と、該配線走査回路
   の走査駆動および上記の記憶済の記憶回路の読出
   し駆動とを同期して行なうために１つのクロツク
   発生器により制御されて上記駆動パルスを上記走
   査回路と記憶回路とに同時に与える駆動回路と、
   走査回路の検出出力端子からの信号と記憶回路か
   らの読出信号とが逆位相のときのみ出力を発して
   上記駆動パルスを停止させるゲート回路と、走査
   回路の検出出力端子からの信号が記憶回路からの
   読出し信号より高レベルのとき第１の表示器を作
   動させる第１の識別回路および低レベルのとき第
   ２の表示器を作動させる第２の識別回路とを備え
   てなることを特徴とする短絡−断線判定装置。