JPS61265876A - プレ−ナ型ヘテロ接合半導体受光素子 - Google Patents
プレ−ナ型ヘテロ接合半導体受光素子Info
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- JPS61265876A JPS61265876A JP60108634A JP10863485A JPS61265876A JP S61265876 A JPS61265876 A JP S61265876A JP 60108634 A JP60108634 A JP 60108634A JP 10863485 A JP10863485 A JP 10863485A JP S61265876 A JPS61265876 A JP S61265876A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
- H01L31/107—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier working in avalanche mode, e.g. avalanche photodiodes
- H01L31/1075—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier working in avalanche mode, e.g. avalanche photodiodes in which the active layers, e.g. absorption or multiplication layers, form an heterostructure, e.g. SAM structure
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はガードリング効果を有し、均一アバランシ増倍
を可能にするプレーナ型ヘテロ接合半導体受光素子に関
する。
を可能にするプレーナ型ヘテロ接合半導体受光素子に関
する。
（従来技術とその問題点）
現在、光通信用波長域として光ファイバの伝送損失の低
い１〜１．６μｍ帯が主流であシ、Ｉ ｎ ａｓｓＧ＆
ｏ、ａｔ Ａｓ化合物半導体を用いたアバランシ・フォ
トダイオード（ＡＰＤ）の開発が進められている。
い１〜１．６μｍ帯が主流であシ、Ｉ ｎ ａｓｓＧ＆
ｏ、ａｔ Ａｓ化合物半導体を用いたアバランシ・フォ
トダイオード（ＡＰＤ）の開発が進められている。
このＩ ｎａｇｓ Ｇａａ４ｙ Ａ ｓ格子整合するＩ
ｎＰとのヘテロ接合形成が可能であるためＩｎＧａＡｓ
を光吸収磨として、ここで光励起によって発生した電子
−正孔キャリアの一方のみをアバランシ増倍層であるＩ
ｎＰ層へ輸送してアバランシ増倍を生じさせる構造を採
用することによって受信感度の優れた光検出素子が実現
できる。この概念は既に西田（Ｋ。
ｎＰとのヘテロ接合形成が可能であるためＩｎＧａＡｓ
を光吸収磨として、ここで光励起によって発生した電子
−正孔キャリアの一方のみをアバランシ増倍層であるＩ
ｎＰ層へ輸送してアバランシ増倍を生じさせる構造を採
用することによって受信感度の優れた光検出素子が実現
できる。この概念は既に西田（Ｋ。
Ｎ１５ｈｉｄａ ）らによってアプライド・フィジック
ス・レターズ誌（Ａｐｐｌ、 Ｐｈｙａ、 Ｌｅｔｔ。
ス・レターズ誌（Ａｐｐｌ、 Ｐｈｙａ、 Ｌｅｔｔ。
）３５巻２５１〜２５３ページ（１９７９年）に提案さ
れている。
れている。
第２図は西田（Ｎ１５ｈｉｄａ ）らによって提案され
た構造の一例でｎ＋−ＩｎＰ基板１の上にｎ−ＩｎＰバ
ッファ層２、ｎ−−Ｉ ｎｏ、ｓｓ Ｇａｏ、４ｙ Ａ
ｓ層３．ｎ−ＩｎＰ層４１１ｎ−ＩｎＰ層４′を順次
成長した後、Ｐ 型導電領域５を設けて階段ｆｆ１ｐｎ
接合を形成している。ここで階段型ｐｎ接合とは、第１
の高いキャリア濃度を有する導電型（第２図の例では５
のｐ 型）から、第１とは異なる導電型（第２図の例で
は１３２層４のｎ型）への変化が急峻であるｐｎ接合の
事を意味し、従って逆バイアス電圧を階段型ｐｎ接合に
印加した時、空乏層が低いキャリア濃度を有する方の導
電領域（第２図の例では４及び３のユ型領域）に向って
選択的に伸びていく接合を意味している。６は反射防止
を兼ねた表面保護膜、７゜８は各々、ｐ側電極、ｎ側電
極である。かかる構造で電極７−８間に逆バイアス電圧
を印加し、空乏層をＩｎＧａＡｓ層３まで伸ばす事によ
って禁制帯幅の狭いＩ ｎＧ ａＡ ｓ層で光を吸収さ
せ、そこで発生した正孔キャリアのみを禁制帯幅の広い
ＩｎＰｎ種層に設けたｐｎ接合まで輸送してアバランシ
増倍を生じさせている。すなわち、禁制帯幅の広いＩｎ
Ｐによって電圧降伏が生じるためＩｎＧａＡｓからのト
ンネル電流の発生が抑えられ低暗電流受光素子が実現で
きる。
た構造の一例でｎ＋−ＩｎＰ基板１の上にｎ−ＩｎＰバ
ッファ層２、ｎ−−Ｉ ｎｏ、ｓｓ Ｇａｏ、４ｙ Ａ
ｓ層３．ｎ−ＩｎＰ層４１１ｎ−ＩｎＰ層４′を順次
成長した後、Ｐ 型導電領域５を設けて階段ｆｆ１ｐｎ
接合を形成している。ここで階段型ｐｎ接合とは、第１
の高いキャリア濃度を有する導電型（第２図の例では５
のｐ 型）から、第１とは異なる導電型（第２図の例で
は１３２層４のｎ型）への変化が急峻であるｐｎ接合の
事を意味し、従って逆バイアス電圧を階段型ｐｎ接合に
印加した時、空乏層が低いキャリア濃度を有する方の導
電領域（第２図の例では４及び３のユ型領域）に向って
選択的に伸びていく接合を意味している。６は反射防止
を兼ねた表面保護膜、７゜８は各々、ｐ側電極、ｎ側電
極である。かかる構造で電極７−８間に逆バイアス電圧
を印加し、空乏層をＩｎＧａＡｓ層３まで伸ばす事によ
って禁制帯幅の狭いＩ ｎＧ ａＡ ｓ層で光を吸収さ
せ、そこで発生した正孔キャリアのみを禁制帯幅の広い
ＩｎＰｎ種層に設けたｐｎ接合まで輸送してアバランシ
増倍を生じさせている。すなわち、禁制帯幅の広いＩｎ
Ｐによって電圧降伏が生じるためＩｎＧａＡｓからのト
ンネル電流の発生が抑えられ低暗電流受光素子が実現で
きる。
しかし、第２図の構造においては選択的に形成された階
段型ｐｎ接合の周縁部５ａがｐ 型導電領域５の中に自
車中心を有していて（これを「正の曲率」と称す）、逆
バイアス電圧をｐｎ接合に印加した時この「正の曲率」
部５ａに高電界が集中し、従ってｐｎ接合平坦部５ｂよ
シも低い電圧において電圧降伏（天わゆるエッヂ・ブレ
ークダウン）が生じる。この電圧降伏は特にＩｎＧａＡ
ｓ層３のキャリア濃度が１３２層４のそれと比べて低い
場合に顕著である。この事実は受光領域に対応する平坦
部５ｂで充分にキャリアのアバランシ増倍が得られてい
ない事を意味している。
段型ｐｎ接合の周縁部５ａがｐ 型導電領域５の中に自
車中心を有していて（これを「正の曲率」と称す）、逆
バイアス電圧をｐｎ接合に印加した時この「正の曲率」
部５ａに高電界が集中し、従ってｐｎ接合平坦部５ｂよ
シも低い電圧において電圧降伏（天わゆるエッヂ・ブレ
ークダウン）が生じる。この電圧降伏は特にＩｎＧａＡ
ｓ層３のキャリア濃度が１３２層４のそれと比べて低い
場合に顕著である。この事実は受光領域に対応する平坦
部５ｂで充分にキャリアのアバランシ増倍が得られてい
ない事を意味している。
自弁（Ｔ、５ｈｉｒａｉ ｅｔａｌ ）は、とのエッヂ
・ブレークダウンを緩和するため第３図に示す構造を提
案している（ Ｅｌ＠ｃｔｒｏｎ、 Ｌｅｔｔ、 、
１９巻５３４〜５３５ページ、１９８３年）。この構造
では降伏電圧が階段型ｐｎ接合よシ高くなる傾斜型ｐｎ
接合、もしくは傾斜型に近似できるｐｎ接合を形成する
ｐ型導電領域５′（云わゆるガードリング）を階段型ｐ
ｎ接合の周縁部にｐｎ接合の表面からの深さが、階段型
ｐｎ接合の深さにほぼ等しくなる位置に設けたものであ
る。ここで傾斜型ｐｎ接合とは、互いに同程度のキャリ
ア濃度を有するｐ型及びｎ型導電領域がキャリア濃度傾
斜をもって緩やかに導電型が変化（ｐ型からｎ型へ、或
いはその逆）するｐｎ接合の事を意味し、従って逆バイ
アス電圧を傾斜型ｐｎ接合に印加した時、空乏層ｄｆ
ｐ型及びｎ型の導電領域にほぼ均等に伸びていく接合を
意味している。しかし、第３図の構造でもエッヂ・ブレ
ークダウンの抑制されたアノくランシ増倍を再現性よく
実現することは困難である。その理由は以下の通シであ
る。逆バイアス電圧を印加した場合、階段型ｐ＋ｎ接合
においては、その性質上、空乏層は主にｎ型導電領域へ
伸びていくのく対し、傾斜型ｐｎ接合においては空乏層
はｐ型導電領域の両方に分配されて伸びていく。従って
逆バイアス電圧印加時には、第４図の斜線で示した空乏
層分布５ｃに示すように、階段型ｐ＋ｎ接合周縁空乏層
端５ａは正の曲率を有することになシ、従って前述の第
２図の場合と同様この正の曲本部で最終的にエッヂブレ
ークダウンが生じ易い。またアンドウ（Ｈ，Ａｎｄｏ
）らによってエレクトロニクス・レターズ誌（Ｅｌｅ
ｅｔｒｏｎ、 Ｌｓｔｔ、、 ） １９巻５４３〜５４
４ページ（１９８３年）に、あるいは松島（Ｙ。
・ブレークダウンを緩和するため第３図に示す構造を提
案している（ Ｅｌ＠ｃｔｒｏｎ、 Ｌｅｔｔ、 、
１９巻５３４〜５３５ページ、１９８３年）。この構造
では降伏電圧が階段型ｐｎ接合よシ高くなる傾斜型ｐｎ
接合、もしくは傾斜型に近似できるｐｎ接合を形成する
ｐ型導電領域５′（云わゆるガードリング）を階段型ｐ
ｎ接合の周縁部にｐｎ接合の表面からの深さが、階段型
ｐｎ接合の深さにほぼ等しくなる位置に設けたものであ
る。ここで傾斜型ｐｎ接合とは、互いに同程度のキャリ
ア濃度を有するｐ型及びｎ型導電領域がキャリア濃度傾
斜をもって緩やかに導電型が変化（ｐ型からｎ型へ、或
いはその逆）するｐｎ接合の事を意味し、従って逆バイ
アス電圧を傾斜型ｐｎ接合に印加した時、空乏層ｄｆ
ｐ型及びｎ型の導電領域にほぼ均等に伸びていく接合を
意味している。しかし、第３図の構造でもエッヂ・ブレ
ークダウンの抑制されたアノくランシ増倍を再現性よく
実現することは困難である。その理由は以下の通シであ
る。逆バイアス電圧を印加した場合、階段型ｐ＋ｎ接合
においては、その性質上、空乏層は主にｎ型導電領域へ
伸びていくのく対し、傾斜型ｐｎ接合においては空乏層
はｐ型導電領域の両方に分配されて伸びていく。従って
逆バイアス電圧印加時には、第４図の斜線で示した空乏
層分布５ｃに示すように、階段型ｐ＋ｎ接合周縁空乏層
端５ａは正の曲率を有することになシ、従って前述の第
２図の場合と同様この正の曲本部で最終的にエッヂブレ
ークダウンが生じ易い。またアンドウ（Ｈ，Ａｎｄｏ
）らによってエレクトロニクス・レターズ誌（Ｅｌｅ
ｅｔｒｏｎ、 Ｌｓｔｔ、、 ） １９巻５４３〜５４
４ページ（１９８３年）に、あるいは松島（Ｙ。
Ｍａｔｓｕｓｈｉ ｍｍ ）らによってエレクトロニク
ス・レターズ誌（Ｅｌｅｃｔｒｏｎ、 Ｌａｔｔ、、
） ２０巻２３５〜２３６べ−ジ（１９８４年）に発表
されているように、傾斜型、ｎ接合が階段型ｐｎ接合よ
シも浅く位置している構造においては言うに及ばず階段
型ｐ＋ｎ接合周縁の正の曲率を完全に覆うことが不可能
であシ、従ってエッヂブレークダウンの問題に関して大
きな改善はなされていない。
ス・レターズ誌（Ｅｌｅｃｔｒｏｎ、 Ｌａｔｔ、、
） ２０巻２３５〜２３６べ−ジ（１９８４年）に発表
されているように、傾斜型、ｎ接合が階段型ｐｎ接合よ
シも浅く位置している構造においては言うに及ばず階段
型ｐ＋ｎ接合周縁の正の曲率を完全に覆うことが不可能
であシ、従ってエッヂブレークダウンの問題に関して大
きな改善はなされていない。
そこで第４図５ａの正の曲率部を完全に覆う、すなわち
第５図に示す構造が有効そうにみえる。
第５図に示す構造が有効そうにみえる。
このような構造は５ｌ−ＡＰＤ あるいはＧｅ−ＡＰＤ
のように単一の半導体で構成されるＡＰＤに対してはよ
く知られていて有効である。しかし、本発明者は第５図
の構造を試行したがエッヂブレークダウンの抑制された
均一アバランシ増倍を実現するのが困難であった。その
理由は以下の通シである。第５図に示すようにガードリ
ング５′の接合位置が階段型ｐｎ接合５よシもＩｎＧａ
Ａｓ層３とＩｎＰ層４とのヘテロ界面に近接するためＩ
ｎＧａＡｓ層における電界強度は、ガードリング部の下
の領域の方が階段型ｐ＋ｎ接合部の下の領域よシも高く
なる。従ってガードリング部において禁制帯幅の小さい
ＩｎＧａＡｓ層の電圧降伏の影響が現われる。
のように単一の半導体で構成されるＡＰＤに対してはよ
く知られていて有効である。しかし、本発明者は第５図
の構造を試行したがエッヂブレークダウンの抑制された
均一アバランシ増倍を実現するのが困難であった。その
理由は以下の通シである。第５図に示すようにガードリ
ング５′の接合位置が階段型ｐｎ接合５よシもＩｎＧａ
Ａｓ層３とＩｎＰ層４とのヘテロ界面に近接するためＩ
ｎＧａＡｓ層における電界強度は、ガードリング部の下
の領域の方が階段型ｐ＋ｎ接合部の下の領域よシも高く
なる。従ってガードリング部において禁制帯幅の小さい
ＩｎＧａＡｓ層の電圧降伏の影響が現われる。
この影響はガードリングの正の曲率部５’ａにおいて最
も強く、階段型ｐ＋ｎ接合の平坦部５ｂで電圧降伏が生
じる以前に、ガードリング外周縁の正の曲率部５−にお
いて電圧降伏が生じてしまうという欠点を有している。
も強く、階段型ｐ＋ｎ接合の平坦部５ｂで電圧降伏が生
じる以前に、ガードリング外周縁の正の曲率部５−にお
いて電圧降伏が生じてしまうという欠点を有している。
今までは、ガードリング効果に関する従来の欠点を述べ
てきたが、更に第２図から第５図までの従来構造につい
ては、次に述べる欠点をも有している。すなわち、階段
型ｐ＋ｎ接合はキャリア濃度の低いｎ−Ｉｎ２層４′と
キャリア濃度の高いｎ−ＩｎＰ層４との界面あるいはｎ
−ＩｎＰ層４の中に位置している。これはｎ−ＩｎＰ層
４′のキャリア濃度が〜１０１ｓ３−” 程度でちゃ、
このような低キヤリア濃度のＩｎＰ層の中に階段型ｐ＋
ｎ接合の位置を制御するのが困難な大めである。この様
子を第６図に示した。第６図の９はｎ−ＩｎＰにＣｄ不
純物を熱拡散してｐｍ接合を形成した時の正孔キャリア
濃度分布を示したものであるが、図から（５Ｘ Ｉ Ｑ
”ａＩｌ−”のキャリア濃度が緩まんに変化しているこ
とから、〜５×１０１ｓｃ１に−ｓ以上のキャリア濃度
になるｐ型領域の位置制御に比べて、＜５Ｘ１０ ｔｙ
ａ のキャリア濃度の位置制御が困難である事がわか
る。この状況は、Ｃｄ以外の不純物、例えばＢｅ、Ｚｎ
等についても同様である。ところがよシ低雑音のＡＰＤ
を作製しようとすればｎ−−ＩｎＰ層の中に階段型ｐ＋
ｎ接合を形成するのが望ましい。これはｎ−Ｉｎ２層４
′中にｐ＋ｎ接合を形成する方がｎ−ＩｎＰ層４中に形
成するよシも、逆バイアス電圧印加時の最高電界強度が
低くできるからである。ＡＰＤの雑音特性を決定する正
孔と電子とのイオン化率比は、電界強度が低くなる程大
きくなシ、従って雑音は小さくなるためである。
てきたが、更に第２図から第５図までの従来構造につい
ては、次に述べる欠点をも有している。すなわち、階段
型ｐ＋ｎ接合はキャリア濃度の低いｎ−Ｉｎ２層４′と
キャリア濃度の高いｎ−ＩｎＰ層４との界面あるいはｎ
−ＩｎＰ層４の中に位置している。これはｎ−ＩｎＰ層
４′のキャリア濃度が〜１０１ｓ３−” 程度でちゃ、
このような低キヤリア濃度のＩｎＰ層の中に階段型ｐ＋
ｎ接合の位置を制御するのが困難な大めである。この様
子を第６図に示した。第６図の９はｎ−ＩｎＰにＣｄ不
純物を熱拡散してｐｍ接合を形成した時の正孔キャリア
濃度分布を示したものであるが、図から（５Ｘ Ｉ Ｑ
”ａＩｌ−”のキャリア濃度が緩まんに変化しているこ
とから、〜５×１０１ｓｃ１に−ｓ以上のキャリア濃度
になるｐ型領域の位置制御に比べて、＜５Ｘ１０ ｔｙ
ａ のキャリア濃度の位置制御が困難である事がわか
る。この状況は、Ｃｄ以外の不純物、例えばＢｅ、Ｚｎ
等についても同様である。ところがよシ低雑音のＡＰＤ
を作製しようとすればｎ−−ＩｎＰ層の中に階段型ｐ＋
ｎ接合を形成するのが望ましい。これはｎ−Ｉｎ２層４
′中にｐ＋ｎ接合を形成する方がｎ−ＩｎＰ層４中に形
成するよシも、逆バイアス電圧印加時の最高電界強度が
低くできるからである。ＡＰＤの雑音特性を決定する正
孔と電子とのイオン化率比は、電界強度が低くなる程大
きくなシ、従って雑音は小さくなるためである。
（発明の目的）
本発明は、上記の従来の欠点を除去せしめ、ガードリン
グ効果を有し、かつ低雑音のプレーナ型ヘテロ接合ＡＰ
Ｄを提供することにある。
グ効果を有し、かつ低雑音のプレーナ型ヘテロ接合ＡＰ
Ｄを提供することにある。
（発明の構成′）
本発明は、少なくともＥｇｚなる禁制帯幅を有する第１
の半導体層とＥｇｇ （ただしＥｇｓ ＞Ｅｇ ｔ ）
なる禁制帯幅を有する第２の半導体層とから構成される
ヘテロ構造、あるいは第１の半導体と第２の半導体との
中間ＫＥｇ＊（ただしＥｇｇ＞Ｅｇｇ＞Ｅｇｔ ）なる
禁制帯幅を有する第３の半導体中間層が挿入されたヘテ
ロ構造を有し、第１の半導体層を光吸収層として用い、
かつ第２の半導体層中に選択的にｐｎ接合の設けられた
ヘテロ接合半導体受光素子において、上記第２の半導体
のキャリア濃度が、第１の半導体と第２の半導体とのヘ
テロ界面、あるいは第１の半導体と第３の半導体とのヘ
テロ界面から遠ざかるに従って、少なくとも３段階以上
の階段状に減少している事を特徴とするプレーナ型ヘテ
ロ接合半導体受光素子である。
の半導体層とＥｇｇ （ただしＥｇｓ ＞Ｅｇ ｔ ）
なる禁制帯幅を有する第２の半導体層とから構成される
ヘテロ構造、あるいは第１の半導体と第２の半導体との
中間ＫＥｇ＊（ただしＥｇｇ＞Ｅｇｇ＞Ｅｇｔ ）なる
禁制帯幅を有する第３の半導体中間層が挿入されたヘテ
ロ構造を有し、第１の半導体層を光吸収層として用い、
かつ第２の半導体層中に選択的にｐｎ接合の設けられた
ヘテロ接合半導体受光素子において、上記第２の半導体
のキャリア濃度が、第１の半導体と第２の半導体とのヘ
テロ界面、あるいは第１の半導体と第３の半導体とのヘ
テロ界面から遠ざかるに従って、少なくとも３段階以上
の階段状に減少している事を特徴とするプレーナ型ヘテ
ロ接合半導体受光素子である。
（発明の作用・原理）
本発明は、上述の方法によシ従来の欠点を解決した。す
なわち、本発明では、次の２つの要点から構築されてい
る。
なわち、本発明では、次の２つの要点から構築されてい
る。
１、 ガードリングが階段型ｐ＋ｎ接合周縁部の正の曲
率を完全にじゃへいし、かつガードリング周縁部の正の
曲率をある程度緩和して、結果としてガ−ドリング自体
の降伏電圧をよシ向上させる事。
率を完全にじゃへいし、かつガードリング周縁部の正の
曲率をある程度緩和して、結果としてガ−ドリング自体
の降伏電圧をよシ向上させる事。
２ 階段型ｐ＋ｎ接合位置の制御をよシ容易にさせ、結
果として階段型ｐ＋ｎ接合の位置をｎ”−ＩｎＰ層中に
形成可能にしてよシ低雑音のＡＰＤを提供する事、 である。以上２つの要点を満足するため、ＩｎＧａＡｓ
光吸収層の上に形成するＩｎＰ層が、従来ＩｎＧａＡｓ
層から遠ざかるに従ってｎ−Ｉ ｎＰ 、 ｎ”−Ｉｎ
Ｐ層の２層構造であったのに対し、本発明では、ＩｎＧ
ａＡｓ層から遠ざかるに従ってｎｌ−ＩｎＰ 、 ｎｔ
−ＩｎＰ 、 ｎｌ −ＩｎＰ・−＝ （ただしｎｕ
＞ ｎｏ ＞ ｎｌ−）と３段階以上にキャリア濃度が
階段状に減少してい（ｎ−ＩｎＰ複合層を提案している
。このようにして形成される本発明の受光素子の構造例
を第１図に示している。第１図では、ｎ−ＩｎＰ層のキ
ャリア濃度が３段階に変化している例について示してい
る。第１図中に記した記号は、ｎ、−ＩｎＰ層４− ｎ
ｌ−ＩｎＰ層４’、ｎ＠−ＩｎＰ層４′以外は第２図〜
第５図の場合と同じである。第１図の如（ｎ−ＩｎＰの
複合層を採用する事によって、ガードリング周縁部の正
の曲率は従来よシも緩和される。すなわち、ｐ型不純物
をｎ型導電領域に拡散もしくは注入する場合、ｎ型のキ
ャリア濃度が低い程、ｐ型不純物はよシ深く侵入するた
め、従って第１図に示した様な正の曲率の緩和されたガ
ードリングが形成される。
果として階段型ｐ＋ｎ接合の位置をｎ”−ＩｎＰ層中に
形成可能にしてよシ低雑音のＡＰＤを提供する事、 である。以上２つの要点を満足するため、ＩｎＧａＡｓ
光吸収層の上に形成するＩｎＰ層が、従来ＩｎＧａＡｓ
層から遠ざかるに従ってｎ−Ｉ ｎＰ 、 ｎ”−Ｉｎ
Ｐ層の２層構造であったのに対し、本発明では、ＩｎＧ
ａＡｓ層から遠ざかるに従ってｎｌ−ＩｎＰ 、 ｎｔ
−ＩｎＰ 、 ｎｌ −ＩｎＰ・−＝ （ただしｎｕ
＞ ｎｏ ＞ ｎｌ−）と３段階以上にキャリア濃度が
階段状に減少してい（ｎ−ＩｎＰ複合層を提案している
。このようにして形成される本発明の受光素子の構造例
を第１図に示している。第１図では、ｎ−ＩｎＰ層のキ
ャリア濃度が３段階に変化している例について示してい
る。第１図中に記した記号は、ｎ、−ＩｎＰ層４− ｎ
ｌ−ＩｎＰ層４’、ｎ＠−ＩｎＰ層４′以外は第２図〜
第５図の場合と同じである。第１図の如（ｎ−ＩｎＰの
複合層を採用する事によって、ガードリング周縁部の正
の曲率は従来よシも緩和される。すなわち、ｐ型不純物
をｎ型導電領域に拡散もしくは注入する場合、ｎ型のキ
ャリア濃度が低い程、ｐ型不純物はよシ深く侵入するた
め、従って第１図に示した様な正の曲率の緩和されたガ
ードリングが形成される。
更に、中程度のキャリア濃度を有するｎｏ−ＩｎＰ層が
低キヤリア濃度層ｎｌ ＩｎＰと高キャリア濃度層ｎｌ
ＩｎＰとの中間に挿入する事によって階段型ｐ＋ｎ
接合をｎｏ−ＩｎＰ層中に位置させる事が可能となる。
低キヤリア濃度層ｎｌ ＩｎＰと高キャリア濃度層ｎｌ
ＩｎＰとの中間に挿入する事によって階段型ｐ＋ｎ
接合をｎｏ−ＩｎＰ層中に位置させる事が可能となる。
従って従来のｎ−ＩｎＰ層４内もしくはｈ−ＩｎＰ４と
ｎ−−ＩｎＰ層４′との界面に接合位置を有する場合に
比べてよシ低雑音のＡＰＤが可能となる。
ｎ−−ＩｎＰ層４′との界面に接合位置を有する場合に
比べてよシ低雑音のＡＰＤが可能となる。
以下、 ＩｎＰ／ＴｎＧａＡｓ系ヘテロ接合ＡＰＤにつ
いて実施例を用いてよ）詳細に説明するが、他のヘテロ
接合例えばＡ ｌＧｍＡｍ／ＧａＡｓ系、 ＡｌＧａＳ
ｂ／Ｇ ａ Ｓ ｂ系等についても全く同様である事は
容易に理解される。
いて実施例を用いてよ）詳細に説明するが、他のヘテロ
接合例えばＡ ｌＧｍＡｍ／ＧａＡｓ系、 ＡｌＧａＳ
ｂ／Ｇ ａ Ｓ ｂ系等についても全く同様である事は
容易に理解される。
（実施例）
第１図において、ＡＰＤはサルファードーグ（Ｓ−ｄｏ
ｐｅｄ）のｎ−４ｎＰ基板ｌの上忙、順次積層したｎ−
ＩｎＰバッファ層２（約１μｍ厚）、３〜５ Ｘ Ｉ
Ｑ”ｃｌｌ−”キャリア濃度のｎ−−Ｉ ｎｏ、ｓｓ
Ｇａａ、４ｓＡｓ層３（３，５〜４．０ｐｍ厚）、波長
１．３ｐｍ相当の禁制帯幅を有するＩｎＧａＡｓＰ層３
′（約０．１ｐｔｔｌ厚”）、３〜４刈０１１ キャリ
ア濃度のｎ−ＩｎＰ層４ （０，７〜１．０ｐＦＦｊ厚
）。
ｐｅｄ）のｎ−４ｎＰ基板ｌの上忙、順次積層したｎ−
ＩｎＰバッファ層２（約１μｍ厚）、３〜５ Ｘ Ｉ
Ｑ”ｃｌｌ−”キャリア濃度のｎ−−Ｉ ｎｏ、ｓｓ
Ｇａａ、４ｓＡｓ層３（３，５〜４．０ｐｍ厚）、波長
１．３ｐｍ相当の禁制帯幅を有するＩｎＧａＡｓＰ層３
′（約０．１ｐｔｔｌ厚”）、３〜４刈０１１ キャリ
ア濃度のｎ−ＩｎＰ層４ （０，７〜１．０ｐＦＦｊ厚
）。
３Ｍ／７ Ｘ １０”ｃｍ−”キャリア濃度のｎ”−Ｉ
ｎＰ層４′（約１ｐｍ厚）、１〜２Ｘ１０”イ３キャリ
ア濃度のｎ−−ＩｎＰ層４”（１，５〜２ｐｍ厚）を含
む。ここでｎ−ＩｎＰバッファ層２は積層時にＩｎＰ基
板１の欠陥、転位が層３〜層４′まで達しないように阻
止するための層。
ｎＰ層４′（約１ｐｍ厚）、１〜２Ｘ１０”イ３キャリ
ア濃度のｎ−−ＩｎＰ層４”（１，５〜２ｐｍ厚）を含
む。ここでｎ−ＩｎＰバッファ層２は積層時にＩｎＰ基
板１の欠陥、転位が層３〜層４′まで達しないように阻
止するための層。
ｎ７−Ｉ ｎＧａＡｓ層３は波長１〜Ｌ７ｐｍの光を吸
収し、正孔−電子キャリアを発生させる層、 ｎ−Ｉｎ
ＧａＡｓＰ層３′はＩｎＰ層４とＩｎＧａＡｓ層３との
価電子帯不連続にもとづく正孔キャリアの走行遅れを防
ぐための層、ｎ−ＩｎＰ層４はアバランシ増倍層である
。
収し、正孔−電子キャリアを発生させる層、 ｎ−Ｉｎ
ＧａＡｓＰ層３′はＩｎＰ層４とＩｎＧａＡｓ層３との
価電子帯不連続にもとづく正孔キャリアの走行遅れを防
ぐための層、ｎ−ＩｎＰ層４はアバランシ増倍層である
。
更にｎ −−Ｉ ｎＰ層４＃の中央部には上から見て円
形もしくは卵形に選択的に設けられたｐ＋型導電領域５
（直径約５ｏｐｓ）、ｐ十領域周縁部のリング状に設け
られたガードリング５′（外径的１１００ｐ ）を含む
。ｐ側電極７はｐ＋型導電領域５内に選択的に窓あけさ
れた表面保護膜６を通してリング状に設けられ、ｎ側電
極８は基板１の裏面全面に形成されている。
形もしくは卵形に選択的に設けられたｐ＋型導電領域５
（直径約５ｏｐｓ）、ｐ十領域周縁部のリング状に設け
られたガードリング５′（外径的１１００ｐ ）を含む
。ｐ側電極７はｐ＋型導電領域５内に選択的に窓あけさ
れた表面保護膜６を通してリング状に設けられ、ｎ側電
極８は基板１の裏面全面に形成されている。
層２，３．３’ 、４．４’ 、４’はＨ＊ＳＯａ ：
Ｈ＊Ｏ： Ｈ＊Ｏ＊＝３ ： １ ： １ 混合液に
よりてエツチング処理されたＩｎＰ基板１の上にＩｎＰ
成長室、 ＩｎＧａＡｓＰ成長室。
Ｈ＊Ｏ： Ｈ＊Ｏ＊＝３ ： １ ： １ 混合液に
よりてエツチング処理されたＩｎＰ基板１の上にＩｎＰ
成長室、 ＩｎＧａＡｓＰ成長室。
ＩｎＧａＡ鱈成長室の複合された反応管内においてハイ
ドライド輸送気相エピタキシャル成長法によって基板温
度７００℃で形成された。エピタキシャル層構造が形成
された後、ベリリウムイオン注入によってガードリング
を次の工程で形成した。これはベリリウムが最も傾斜型
に近似できるｐｎ接合を形成しやすい事による。熱分解
化学気相堆積法（ｊＱｃＶＤ法ト略記）Ｋヨッ−ｃ３７
ｏ℃テｓ１０．膜を層４′上に約１μｍ厚積層し通常の
露光技術によシリング状にパターン描画されたガートリ
ング５形成用の露光マスクを用いて、該Ｓ１０．換をバ
ッフアートフッ酸エツチング液を用いて選−択的に窓あ
けし、しかる後ベリリウムイオンを１０θ〜１４０ＫＶ
の加速電圧範囲及び５Ｘ Ｉ Ｑ”ｃＮ−”注入量の条
件で注入した。この時ベリリウムイオンは選択的にｓｉ
ｏ、膜が窓あけされて露出したＩｎＰ結晶中に注入され
る。Ｓｔ、、膜を７ツ酸液でエツチング除去し、次いで
熱ＣＶＤ法によってシん化ガラス（ＰＳＧと略記）膜を
３７０℃において約１１００ｎ積層し、ベリリウムイオ
ンの活性化かつ押し込み拡散のための熱処理を７００℃
２０分間行ってガードリング５を形成し九。この時拡散
されたベリリウムは、ｎ−ＩｎＰのキャリア濃度が低い
程、深くｐ型導電領域を形成するため、第１図に示され
るようなガードリング形状を呈する。
ドライド輸送気相エピタキシャル成長法によって基板温
度７００℃で形成された。エピタキシャル層構造が形成
された後、ベリリウムイオン注入によってガードリング
を次の工程で形成した。これはベリリウムが最も傾斜型
に近似できるｐｎ接合を形成しやすい事による。熱分解
化学気相堆積法（ｊＱｃＶＤ法ト略記）Ｋヨッ−ｃ３７
ｏ℃テｓ１０．膜を層４′上に約１μｍ厚積層し通常の
露光技術によシリング状にパターン描画されたガートリ
ング５形成用の露光マスクを用いて、該Ｓ１０．換をバ
ッフアートフッ酸エツチング液を用いて選−択的に窓あ
けし、しかる後ベリリウムイオンを１０θ〜１４０ＫＶ
の加速電圧範囲及び５Ｘ Ｉ Ｑ”ｃＮ−”注入量の条
件で注入した。この時ベリリウムイオンは選択的にｓｉ
ｏ、膜が窓あけされて露出したＩｎＰ結晶中に注入され
る。Ｓｔ、、膜を７ツ酸液でエツチング除去し、次いで
熱ＣＶＤ法によってシん化ガラス（ＰＳＧと略記）膜を
３７０℃において約１１００ｎ積層し、ベリリウムイオ
ンの活性化かつ押し込み拡散のための熱処理を７００℃
２０分間行ってガードリング５を形成し九。この時拡散
されたベリリウムは、ｎ−ＩｎＰのキャリア濃度が低い
程、深くｐ型導電領域を形成するため、第１図に示され
るようなガードリング形状を呈する。
しかる後ガードリングの内側に露光マスクを用いて円形
状に選択的に窓あけされたＰＳＧ膜を介して、カドミウ
ムを５７０℃の温度で２０〜３０分間熱拡散して、階段
ｍｐ”ｎ接合がｎ−Ｉ ｎＰ ４″とｎ−ＩｎＰ４’と
の界面もしくはｎ−−Ｉ ｎＰ ４’中に位置するよう
にｐ十型導電領域５を形成した。
状に選択的に窓あけされたＰＳＧ膜を介して、カドミウ
ムを５７０℃の温度で２０〜３０分間熱拡散して、階段
ｍｐ”ｎ接合がｎ−Ｉ ｎＰ ４″とｎ−ＩｎＰ４’と
の界面もしくはｎ−−Ｉ ｎＰ ４’中に位置するよう
にｐ十型導電領域５を形成した。
次に、熱拡散に用いた上記ＰＳＧ膜を７ツ酸液によりて
エツチング除去した後、プラズマ堆積法によってＳＩＮ
表面保護膜６を３００でにおいて１５０〜２００ｎｒｎ
積層した。しかる後、露光技術によシリング状にパター
ン描画された露光マスクを用いて、ｐ＋型導電領域５の
上に選択的に窓あけし、電子衝撃蒸着法によって、チタ
ン・白金・金を順次各々１１００ｎ、１１００ｎ、３０
０ｎｍ 積層してｐ側電極７を形成した。更に基板裏面
全面には抵抗加熱蒸着法によりてＡ ｕ Ｇ ｅ／Ｎ
ｉアロイを用いたｎ側電極８を形成してＡＰＤを完成さ
せた。
エツチング除去した後、プラズマ堆積法によってＳＩＮ
表面保護膜６を３００でにおいて１５０〜２００ｎｒｎ
積層した。しかる後、露光技術によシリング状にパター
ン描画された露光マスクを用いて、ｐ＋型導電領域５の
上に選択的に窓あけし、電子衝撃蒸着法によって、チタ
ン・白金・金を順次各々１１００ｎ、１１００ｎ、３０
０ｎｍ 積層してｐ側電極７を形成した。更に基板裏面
全面には抵抗加熱蒸着法によりてＡ ｕ Ｇ ｅ／Ｎ
ｉアロイを用いたｎ側電極８を形成してＡＰＤを完成さ
せた。
（発明の効果）
ガードリングの降伏電圧をチェックするため、同一のエ
ピタキシャル層構造をもつウェーハを用いて前述の工程
に並行してベリリウムイオン注入による傾斜型ｐｎ接合
をも形成した。形成された傾斜型ｐｎ接合の降伏電圧は
１２０〜１５０ｖであシ、従来の第３図もしくは第５図
と同一のエピタキシャル層構造にベリリウムイオン注入
して傾斜型ｐｎ接合を形成した時の１００〜ｌｌ０Ｖに
比べて大きく改善され、従って本発明の効果を実現した
。
ピタキシャル層構造をもつウェーハを用いて前述の工程
に並行してベリリウムイオン注入による傾斜型ｐｎ接合
をも形成した。形成された傾斜型ｐｎ接合の降伏電圧は
１２０〜１５０ｖであシ、従来の第３図もしくは第５図
と同一のエピタキシャル層構造にベリリウムイオン注入
して傾斜型ｐｎ接合を形成した時の１００〜ｌｌ０Ｖに
比べて大きく改善され、従って本発明の効果を実現した
。
完成したＡＰＤ素子の降伏電圧は１００〜１１Ｏｖの範
囲にあ）、ガードリング部の降伏電圧１２０〜１５０ｖ
よシも低かった。従ってリング状のｐ側電極７に囲まれ
た受光領域に対応した階段型ｐｎ接合部でのキャリアの
アバランシ増倍が充分に行われた。この様子は第７図に
示される。第７図において１０は代表的な増倍感度分布
であり、ガードリング部よシも受光領域に対応する階段
型ｐ＋ｎ接合部におけるキャリア増倍が大きいことが明
らかである。
囲にあ）、ガードリング部の降伏電圧１２０〜１５０ｖ
よシも低かった。従ってリング状のｐ側電極７に囲まれ
た受光領域に対応した階段型ｐｎ接合部でのキャリアの
アバランシ増倍が充分に行われた。この様子は第７図に
示される。第７図において１０は代表的な増倍感度分布
であり、ガードリング部よシも受光領域に対応する階段
型ｐ＋ｎ接合部におけるキャリア増倍が大きいことが明
らかである。
更に、階段型ｐ＋ｎ接合位置を中程度のキャリア濃度を
有するｎ、−ＩｎＰ層４′中に設ける事が可能であるた
め、従来の高キャリア濃度層にｐ＋ｎ接合位置を設けた
構造に比べて低雑音が実現された。雑音の指標となる電
子と正孔とのイオン化率比ψ（αは電子、Ｉは正孔に対
するイオン化率）は、従来の第２図、第３図及び第５図
に示した構造では０．７〜０．８であったのに対し、本
発明の一例である第１図の構造では０．５〜０．６と改
善された。
有するｎ、−ＩｎＰ層４′中に設ける事が可能であるた
め、従来の高キャリア濃度層にｐ＋ｎ接合位置を設けた
構造に比べて低雑音が実現された。雑音の指標となる電
子と正孔とのイオン化率比ψ（αは電子、Ｉは正孔に対
するイオン化率）は、従来の第２図、第３図及び第５図
に示した構造では０．７〜０．８であったのに対し、本
発明の一例である第１図の構造では０．５〜０．６と改
善された。
以上ＩｎＧａＡｓ光吸収層の上に積層されたＩｎＰのキ
ャリア濃度が３段階に変化している構造について説明し
てきたが、本発明の効果はそれ以上の段階にＩｎＰのキ
ャリア濃度が変化している場合についても同様であった
。
ャリア濃度が３段階に変化している構造について説明し
てきたが、本発明の効果はそれ以上の段階にＩｎＰのキ
ャリア濃度が変化している場合についても同様であった
。
第１図は、本発明のプレーナ型ヘテロ接合半導体受光素
子の一実施例を示す断面図であシ、第２図、第３図、第
５図は従来のヘテロ接合半導体受光素子の断面図である
。第４図は、第３図の受光素子構造における空乏層分布
を示す図である。第６図は階段型ｐ＋ｎ接合におけるｐ
ｍ導電キャリア分布を示す図である。第７図は本発明の
効果の一例で増倍特性を示す図である。図において、に
半導体基板、２：１と同種の半導体バッファ層、３：禁
制帯幅の小さい光吸収層、３′：３と４との中間の禁制
帯幅を有する半導体中間層、４：禁制帯幅の大き込半導
体層、４′：４と同種で４よルキャリア濃度の小さい半
導体層、４′：４と同種で４′よシキャリア濃度の小さ
い半導体層、−５二階段型ｐｎ接合を示すｐ型導電領域
、５′：傾斜型ｐｎ接合を示すｐ型導電領域、５ｍ、５
’ａ：接合の曲本部、５ｂ：接合の平坦部、５Ｃ：空乏
層分布、６：表面保護膜、７：ｐ側電極、８：ｎ側電極
、９：キャリア濃度分布、１０：キャリア増倍分布第１
図 第２図 第３図 ５ａ 第４図 →深２［μ悄］
子の一実施例を示す断面図であシ、第２図、第３図、第
５図は従来のヘテロ接合半導体受光素子の断面図である
。第４図は、第３図の受光素子構造における空乏層分布
を示す図である。第６図は階段型ｐ＋ｎ接合におけるｐ
ｍ導電キャリア分布を示す図である。第７図は本発明の
効果の一例で増倍特性を示す図である。図において、に
半導体基板、２：１と同種の半導体バッファ層、３：禁
制帯幅の小さい光吸収層、３′：３と４との中間の禁制
帯幅を有する半導体中間層、４：禁制帯幅の大き込半導
体層、４′：４と同種で４よルキャリア濃度の小さい半
導体層、４′：４と同種で４′よシキャリア濃度の小さ
い半導体層、−５二階段型ｐｎ接合を示すｐ型導電領域
、５′：傾斜型ｐｎ接合を示すｐ型導電領域、５ｍ、５
’ａ：接合の曲本部、５ｂ：接合の平坦部、５Ｃ：空乏
層分布、６：表面保護膜、７：ｐ側電極、８：ｎ側電極
、９：キャリア濃度分布、１０：キャリア増倍分布第１
図 第２図 第３図 ５ａ 第４図 →深２［μ悄］
Claims (2)
- （１）少なくともＥｇ＿１なる禁制帯幅を有する第１の
半導体層とＥｇ＿２（ただしＥｇ＿２＞Ｅｇ＿１）なる
禁制帯幅を有する第２の半導体層とから構成されるヘテ
ロ構造を有し、第１の半導体層を光吸収層として用い、
かつ第２の半導体層中に選択的にｐｎ接合の設けられた
ヘテロ接合半導体受光素子において、上記第２の半導体
のキャリア濃度が、第１の半導体と第２の半導体とのヘ
テロ界面から遠ざかるに従って、少なくとも３段階以上
の階段状に減少している事を特徴とするプレーナ型ヘテ
ロ接合半導体受光素子。 - （２）少なくともＥｇ＿１なる禁制帯幅を有する第１の
半導体層とＥｇ＿２（ただしＥｇ＿２＞Ｅｇ＿１）なる
禁制帯幅を有する第２の半導体層との中間にＥｇ＿２（
ただしＥｇ＿２＞Ｅｇ＿３＞Ｅｇ＿１）なる禁制帯幅を
有する第３の半導体中間層が挿入されたヘテロ構造を有
し、第１の半導体層を光吸収層として用い、かつ第２の
半導体層中に選択的にｐｎ接合の設けられたヘテロ接合
半導体受光素子において、上記第２の半導体のキャリア
濃度が、第１の半導体と第３の半導体とのヘテロ界面か
ら遠ざかるに従って、少なくとも３段階以上の階段状に
減少している事を特徴とするプレーナ型ヘテロ接合半導
体受光素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108634A JPS61265876A (ja) | 1985-05-20 | 1985-05-20 | プレ−ナ型ヘテロ接合半導体受光素子 |
| EP86106627A EP0205899B1 (en) | 1985-05-20 | 1986-05-15 | Planar heterojunction avalanche photodiode |
| DE8686106627T DE3678338D1 (de) | 1985-05-20 | 1986-05-15 | Planare heterouebergang-avalanche-fotodiode. |
| US07/653,487 US5057891A (en) | 1985-05-20 | 1991-02-12 | Planar heterojunction avalanche photodiode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108634A JPS61265876A (ja) | 1985-05-20 | 1985-05-20 | プレ−ナ型ヘテロ接合半導体受光素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61265876A true JPS61265876A (ja) | 1986-11-25 |
Family
ID=14489767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60108634A Pending JPS61265876A (ja) | 1985-05-20 | 1985-05-20 | プレ−ナ型ヘテロ接合半導体受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61265876A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449284A (en) * | 1987-08-19 | 1989-02-23 | Nec Corp | Planar-type heterojunction semiconductor photodetector |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52155083A (en) * | 1976-06-18 | 1977-12-23 | Hitachi Ltd | Avalanche photo diode |
| JPS58170073A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | 半導体装置 |
| JPS59161082A (ja) * | 1983-03-03 | 1984-09-11 | Fujitsu Ltd | 半導体受光装置 |
-
1985
- 1985-05-20 JP JP60108634A patent/JPS61265876A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52155083A (en) * | 1976-06-18 | 1977-12-23 | Hitachi Ltd | Avalanche photo diode |
| JPS58170073A (ja) * | 1982-03-31 | 1983-10-06 | Fujitsu Ltd | 半導体装置 |
| JPS59161082A (ja) * | 1983-03-03 | 1984-09-11 | Fujitsu Ltd | 半導体受光装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6449284A (en) * | 1987-08-19 | 1989-02-23 | Nec Corp | Planar-type heterojunction semiconductor photodetector |
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