JPS61265791A - バブルメモリカセツト装置 - Google Patents
バブルメモリカセツト装置Info
- Publication number
- JPS61265791A JPS61265791A JP60107623A JP10762385A JPS61265791A JP S61265791 A JPS61265791 A JP S61265791A JP 60107623 A JP60107623 A JP 60107623A JP 10762385 A JP10762385 A JP 10762385A JP S61265791 A JPS61265791 A JP S61265791A
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- JP
- Japan
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- memory
- bubble memory
- bubble
- signal
- drive device
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の概要〕
４Ｍビットのメモリ容量のバブルメモリカセット装置は
１Ｍビットのメモリ容量のバブルメモリカセット装置と
区別するために、バブルメモリ駆動装置にバブルカイン
ド信号を出力する。４Ｍビットのバブルメモリ駆動装置
には１Ｍビットと４Ｍビットのそれぞれのカセットを判
別して駆動するように構成されているが、１Ｍビット用
のノ（プルメモリ駆動装置にはこの判別機能がない。そ
のため、１Ｍビット用のバブルメモリ駆動装置に４Ｍビ
ットのバブルメモリカセット装置を挿入しても動作しな
いようにバブルメモリ功インド信号とメモリ挿入信号を
入れ換えて駆動装置に出力し。
１Ｍビットのメモリ容量のバブルメモリカセット装置と
区別するために、バブルメモリ駆動装置にバブルカイン
ド信号を出力する。４Ｍビットのバブルメモリ駆動装置
には１Ｍビットと４Ｍビットのそれぞれのカセットを判
別して駆動するように構成されているが、１Ｍビット用
のノ（プルメモリ駆動装置にはこの判別機能がない。そ
のため、１Ｍビット用のバブルメモリ駆動装置に４Ｍビ
ットのバブルメモリカセット装置を挿入しても動作しな
いようにバブルメモリ功インド信号とメモリ挿入信号を
入れ換えて駆動装置に出力し。
誤挿入によって発生する４Ｍビットの）くプルカセット
メモリ装置の内容の破壊を防止する。
メモリ装置の内容の破壊を防止する。
本発明はバブルメモリに係り、特にカセットによってメ
モリを交換可能とした。バブルメモリカセット装置に関
する。
モリを交換可能とした。バブルメモリカセット装置に関
する。
バブルメモリは機械的な部分を有さなし）ので。
高信頼でメンテナンスを不要とし、さらに振動やほこり
等の悪環境に強いという特徴を有し、マイクロプロセッ
サ等の補助記憶装置として使用されている。
等の悪環境に強いという特徴を有し、マイクロプロセッ
サ等の補助記憶装置として使用されている。
現在、バブルメモリの記憶容量は１Ｍビットから４Ｍビ
ットと大きくなってきている。
ットと大きくなってきている。
第２図（ａ）、 （ｂ）は従来の４Ｍビット並びに１
Ｍビットのバブルメモリ駆動装置とツクフルメモリカセ
ット装置との接続を表わす接続図である。
Ｍビットのバブルメモリ駆動装置とツクフルメモリカセ
ット装置との接続を表わす接続図である。
４Ｍビットのバブルメモリ駆動装置のホル、ダ（図示せ
ず）には接続端子が設けられている。その接続端子のＢ
−５，Ａ−５の各端子にはそれぞれメモリオン信号ｎと
バブルメモリカインド信号ＢＫ２が割当られている。バ
ブルメモリ駆動装置はメモリオン信号ＭＯＮがローレベ
ル（Ｌレベノし・）となったことを確認後バブルメモリ
カセット装置を駆動する。当然ではあるがこの駆動の時
にはバブルカインド信号ＢＫ２を判別してその容量に対
応して駆動している。１Ｍビットのバブルメモリ駆動装
置の場合にはメモリオン信号「丁Ｘは同様であるが、接
続端子Ａ−５より加わる信号は考慮していない。
ず）には接続端子が設けられている。その接続端子のＢ
−５，Ａ−５の各端子にはそれぞれメモリオン信号ｎと
バブルメモリカインド信号ＢＫ２が割当られている。バ
ブルメモリ駆動装置はメモリオン信号ＭＯＮがローレベ
ル（Ｌレベノし・）となったことを確認後バブルメモリ
カセット装置を駆動する。当然ではあるがこの駆動の時
にはバブルカインド信号ＢＫ２を判別してその容量に対
応して駆動している。１Ｍビットのバブルメモリ駆動装
置の場合にはメモリオン信号「丁Ｘは同様であるが、接
続端子Ａ−５より加わる信号は考慮していない。
一方、４Ｍビット用のバブルメモリ駆動装置は４Ｍビッ
トのバブルメモリカセット装置を駆動するばかりでなく
、１Ｍビットのバブルメモリカセット装置をも駆動でき
るように構成されている。
トのバブルメモリカセット装置を駆動するばかりでなく
、１Ｍビットのバブルメモリカセット装置をも駆動でき
るように構成されている。
これは、前述したようにバブルメモリカセット装置内に
バブルメモリの容量を表わすバブルカインド信号ＢＫ２
を発生する機能を有し、４Ｍビット用のバブルメモリ駆
動装置はこの信号を用いて４Ｍビットと１Ｍピントのカ
セットを判別し、駆動しているからである。
バブルメモリの容量を表わすバブルカインド信号ＢＫ２
を発生する機能を有し、４Ｍビット用のバブルメモリ駆
動装置はこの信号を用いて４Ｍビットと１Ｍピントのカ
セットを判別し、駆動しているからである。
〔発明が解決しようとした問題点３
４Ｍビットのバブルメモリ駆動装置には前述したように
１Ｍビットと４Ｍビットを判別して駆動するように構成
されているが、１Ｍビットのバブルメモリ駆動装置には
その判別する機能を有していない。
１Ｍビットと４Ｍビットを判別して駆動するように構成
されているが、１Ｍビットのバブルメモリ駆動装置には
その判別する機能を有していない。
この１Ｍビットのバブルメモリ駆動装置に４Ｍビットの
バブルメモリカセット装置を挿入した場合には、バブル
メモリ駆動装置に４Ｍビットのバブルメモリカセット装
置よりメモリオン信号（ＭＯＮ）すなわちメモリ挿入信
号が加わり（Ｌレベル）、１Ｍビットのバブルメモリ駆
動装置は挿入された４Ｍビットのバブルメモリカセット
装置を１Ｍビットのバブルメモリカセット装置として駆
動してしまう。このため、リード、ライト動作が行われ
るにもかかわらず、正常な動作はなされず、ライトした
場合には一入したバブルメモリカセント装置の記憶内容
を破壊してしまうという問題を有している。
バブルメモリカセット装置を挿入した場合には、バブル
メモリ駆動装置に４Ｍビットのバブルメモリカセット装
置よりメモリオン信号（ＭＯＮ）すなわちメモリ挿入信
号が加わり（Ｌレベル）、１Ｍビットのバブルメモリ駆
動装置は挿入された４Ｍビットのバブルメモリカセット
装置を１Ｍビットのバブルメモリカセット装置として駆
動してしまう。このため、リード、ライト動作が行われ
るにもかかわらず、正常な動作はなされず、ライトした
場合には一入したバブルメモリカセント装置の記憶内容
を破壊してしまうという問題を有している。
本発明は前記問題点を解決するものであり、その特徴と
したところは、メモリの種類を表わすバブルメモリカイ
ンド信号とメモリ挿入信号とが加加わるバブルメモリ駆
動装置に挿入されるバブルメモリカセット装置において
、前記バブルメモリカインド信号を前記バブルメモリ駆
動装置のメモリ挿入信号入力端子に加え、前記メモリ挿
入信号を前記バブルメモリ駆動装置のバブルメモリカイ
ンド信号入力端子に加えることを特徴としたバブルメモ
リカセット装置にある。
したところは、メモリの種類を表わすバブルメモリカイ
ンド信号とメモリ挿入信号とが加加わるバブルメモリ駆
動装置に挿入されるバブルメモリカセット装置において
、前記バブルメモリカインド信号を前記バブルメモリ駆
動装置のメモリ挿入信号入力端子に加え、前記メモリ挿
入信号を前記バブルメモリ駆動装置のバブルメモリカイ
ンド信号入力端子に加えることを特徴としたバブルメモ
リカセット装置にある。
以下９図面を用いて本発明の詳細な説明する。
第１図はバブルメモリ駆動装置１の構成図、第３図は４
Ｍビットのバブルメモリ駆動装置とバブルメモリカセッ
ト装置との接続を表わす接続図である。第３図において
、他のセンス信号やコイルドライバ等の接続端子は従来
と同様であるので説明の簡単化のため１図面並びに説明
は省略する。
Ｍビットのバブルメモリ駆動装置とバブルメモリカセッ
ト装置との接続を表わす接続図である。第３図において
、他のセンス信号やコイルドライバ等の接続端子は従来
と同様であるので説明の簡単化のため１図面並びに説明
は省略する。
バブルメモリ駆動装置１のＤＭＡコントロール２、デー
タバッファ３．レジスタコントロール４゜バブルコント
ローラ５はマイクロプロセッサ（図示せず）のパスライ
ンに接続され、このプロセッサの実行によってバブルメ
モリ駆動装置１は動作する。データバッファ３並びにレ
ジスタコントロール４はインターフェイスレジスタ６に
接続され。
タバッファ３．レジスタコントロール４゜バブルコント
ローラ５はマイクロプロセッサ（図示せず）のパスライ
ンに接続され、このプロセッサの実行によってバブルメ
モリ駆動装置１は動作する。データバッファ３並びにレ
ジスタコントロール４はインターフェイスレジスタ６に
接続され。
プロセッサより加わるコマンド等の制御情報はインター
フェイスレジスタ６に格納される。インターフェイスレ
ジスタ６に格納された制御情報によって、バブルコント
ローラはバブルメモリカセット装置に対しファンクショ
ンバッファ７、そしてファンクションドライバ８を介し
て制御する。ファンクションドライブバッファは他にコ
イルドライバ９にコイルをドライブするための制御情報
を出力する。たとえば、読出しである時には、コイルド
ライバ９によってバブルメモリカセット装置１２内のコ
イルが駆動され、バブルが内部において順次移動し、必
要とされるバブルをバブルメモリカセット装置１２内で
電気信号に変換する。そしてその信号はセンスアンプ１
０を介してインターフェイスレジスタ６に１バイト単位
で格納される。尚、センスアンプより出力される信号は
１ビツトのシリアルデータであるが、このシリアルデー
タはバブルコントローラ５に接続されているシリパラ変
換回路１１によってパラレルデータに変換される。書込
みに関してもほぼ同様の動作で行われるが、この時には
マイクロプロセッサより加わったパラレル信号がシリア
ルデータに変換されてバブルメモリカセット装置に加わ
る。
フェイスレジスタ６に格納される。インターフェイスレ
ジスタ６に格納された制御情報によって、バブルコント
ローラはバブルメモリカセット装置に対しファンクショ
ンバッファ７、そしてファンクションドライバ８を介し
て制御する。ファンクションドライブバッファは他にコ
イルドライバ９にコイルをドライブするための制御情報
を出力する。たとえば、読出しである時には、コイルド
ライバ９によってバブルメモリカセット装置１２内のコ
イルが駆動され、バブルが内部において順次移動し、必
要とされるバブルをバブルメモリカセット装置１２内で
電気信号に変換する。そしてその信号はセンスアンプ１
０を介してインターフェイスレジスタ６に１バイト単位
で格納される。尚、センスアンプより出力される信号は
１ビツトのシリアルデータであるが、このシリアルデー
タはバブルコントローラ５に接続されているシリパラ変
換回路１１によってパラレルデータに変換される。書込
みに関してもほぼ同様の動作で行われるが、この時には
マイクロプロセッサより加わったパラレル信号がシリア
ルデータに変換されてバブルメモリカセット装置に加わ
る。
前述した制御において、バブルコントローラには第３図
に示すバブルメモリカセット装置１２のメモリの容量を
表わす信号ＢＫ２並びにカセットが挿入されたことを検
出するメモリオン信号５Ｎが加わる。第３図において従
来と異なる点はバブルメモリカセット装置１２並びにバ
ブルメモリ駆動装置１とが接続される。前述した信号の
コネクターの位置である。本発明の実施例においてはコ
ネクタ端子Ｂ−５がバブルメモリカセット装置のメモリ
容量を表わす信号すなわち、バブル力インド信号ＢＫ２
に、メモリオン信号ＭＯＮがコネクタ端子Ａ−５に接続
されている。
に示すバブルメモリカセット装置１２のメモリの容量を
表わす信号ＢＫ２並びにカセットが挿入されたことを検
出するメモリオン信号５Ｎが加わる。第３図において従
来と異なる点はバブルメモリカセット装置１２並びにバ
ブルメモリ駆動装置１とが接続される。前述した信号の
コネクターの位置である。本発明の実施例においてはコ
ネクタ端子Ｂ−５がバブルメモリカセット装置のメモリ
容量を表わす信号すなわち、バブル力インド信号ＢＫ２
に、メモリオン信号ＭＯＮがコネクタ端子Ａ−５に接続
されている。
４Ｍビットのバブルメモリカセット装置の場合には端子
Ｂ−５は非接続となっているので抵抗Ｒによって電源＋
５■に接続されてそのレベルはハイレベルとなり、バブ
ルメモリ駆動装置１はそのハイレベルを検出して挿入さ
れたバブルメモリカセット装置の容量が４Ｍビットであ
ることを検出する。そしてメモリオン信号π万１はロー
レベルとなり、バブルメモリ駆動装置は、バブルメモリ
カセット装置が挿入されていることを検出し、駆動する
。他の端子においては従来と同様であるので説明は省略
する。
Ｂ−５は非接続となっているので抵抗Ｒによって電源＋
５■に接続されてそのレベルはハイレベルとなり、バブ
ルメモリ駆動装置１はそのハイレベルを検出して挿入さ
れたバブルメモリカセット装置の容量が４Ｍビットであ
ることを検出する。そしてメモリオン信号π万１はロー
レベルとなり、バブルメモリ駆動装置は、バブルメモリ
カセット装置が挿入されていることを検出し、駆動する
。他の端子においては従来と同様であるので説明は省略
する。
前述した本発明の実施例のバブルメモリ駆動装置に１Ｍ
ビットのバブルメモリカセット装置を挿入した場合には
、第２図に示したようにＡ−５の端子は接続状態となっ
ているので１本発明の４Ｍビットのバブルメモリカセッ
ト装置はメモリオン信号「で１がハイレベルとなってい
るので駆動することはない。
ビットのバブルメモリカセット装置を挿入した場合には
、第２図に示したようにＡ−５の端子は接続状態となっ
ているので１本発明の４Ｍビットのバブルメモリカセッ
ト装置はメモリオン信号「で１がハイレベルとなってい
るので駆動することはない。
以上述べたように本発明は４Ｍビットのバブルメモリカ
セット装置を挿入した時には正常に動作し、１Ｍビット
のバブルメモリカセット装置を挿入した時には動作しな
いように端子を配置したものであり１本発明によれば、
少ない記憶容量のバブルメモリカセットを挿入しても動
作せず、記憶内容の書き換え等の誤動作を防止したバブ
ルメモリカセット装置が可能となる。
セット装置を挿入した時には正常に動作し、１Ｍビット
のバブルメモリカセット装置を挿入した時には動作しな
いように端子を配置したものであり１本発明によれば、
少ない記憶容量のバブルメモリカセットを挿入しても動
作せず、記憶内容の書き換え等の誤動作を防止したバブ
ルメモリカセット装置が可能となる。
第１図は本発明の実施例の回路構成図、第２図は従来の
４Ｍビット並びに１Ｍビットのバブルメモリ駆動装置と
バブルメモリカセント装置との接続を表わす接続図、第
３図は本発明の実施例の４Ｍビットのバブルメモリ駆動
装置とバブルメモリカセット装置との接続を表わす接続
図である。 １・・・バブルメモリ駆動装置 １２・・・バブルメモリカセット装置 「万玉・・・メモリオン信号 ＢＫ２・・・バブルメモリカインド信号Ａ−５，８−５
・・・接続端子 特許 出願人 冨士通株式会社 第１図 第２図 （Ｇ） （ｂ）
４Ｍビット並びに１Ｍビットのバブルメモリ駆動装置と
バブルメモリカセント装置との接続を表わす接続図、第
３図は本発明の実施例の４Ｍビットのバブルメモリ駆動
装置とバブルメモリカセット装置との接続を表わす接続
図である。 １・・・バブルメモリ駆動装置 １２・・・バブルメモリカセット装置 「万玉・・・メモリオン信号 ＢＫ２・・・バブルメモリカインド信号Ａ−５，８−５
・・・接続端子 特許 出願人 冨士通株式会社 第１図 第２図 （Ｇ） （ｂ）
Claims (2)
- （１）メモリの種類を表わすバブルメモリカインド信号
とメモリ挿入信号とが加わるバブルメモリ駆動装置に挿
入されるバブルメモリカセット装置において、 前記バブルメモリカインド信号を前記バブルメモリ駆動
装置のメモリ挿入信号入力端子に加え、前記メモリ挿入
信号を前記バブルメモリ駆動装置のバブルメモリカイン
ド信号入力端子に加えることを特徴としたバブルメモリ
カセット装置。 - （２）前記バブルメモリ駆動装置は前記メモリ挿入信号
入力端子に加わる信号をバブルカインド信号とし、 前記バブルメモリカインド信号入力端子に加わる信号を
メモリ挿入信号として動作することを特徴とした特許請
求の範囲第１項記載のバブルメモリカセット装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60107623A JPS61265791A (ja) | 1985-05-20 | 1985-05-20 | バブルメモリカセツト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60107623A JPS61265791A (ja) | 1985-05-20 | 1985-05-20 | バブルメモリカセツト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61265791A true JPS61265791A (ja) | 1986-11-25 |
Family
ID=14463875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60107623A Pending JPS61265791A (ja) | 1985-05-20 | 1985-05-20 | バブルメモリカセツト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61265791A (ja) |
-
1985
- 1985-05-20 JP JP60107623A patent/JPS61265791A/ja active Pending
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