JPS61262077A - 半導体素子の保護装置 - Google Patents
半導体素子の保護装置Info
- Publication number
- JPS61262077A JPS61262077A JP10040685A JP10040685A JPS61262077A JP S61262077 A JPS61262077 A JP S61262077A JP 10040685 A JP10040685 A JP 10040685A JP 10040685 A JP10040685 A JP 10040685A JP S61262077 A JPS61262077 A JP S61262077A
- Authority
- JP
- Japan
- Prior art keywords
- gtos
- circuit
- forward voltage
- series
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
- H02M1/088—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters for the simultaneous control of series or parallel connected semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Power Conversion In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術的分野〕
本発明は、ゲートターンオフサイリスタ等の自己消弧能
力を有する半導体素子の保護装置に関するものである。
力を有する半導体素子の保護装置に関するものである。
自己消弧形半導体素子は、ゲートターンオフサイリスタ
（以上ＧＴＯという）等で代表されるものであり、素子
自身で電流の通電および遮断の制御ができるものである
。
（以上ＧＴＯという）等で代表されるものであり、素子
自身で電流の通電および遮断の制御ができるものである
。
更に、ＧＴＯは、オフゲート信号を与えること艦二より
電流遮断が可能なため、異常発生時にはオフゲート信号
を加えることによりＧＴＯを過電流から保護することが
可能である。
電流遮断が可能なため、異常発生時にはオフゲート信号
を加えることによりＧＴＯを過電流から保護することが
可能である。
ところが、Ｇ Ｔ ０には遮断可能な電流の上限値が存
在し、それ以上の電流の遮断は不可能である。
在し、それ以上の電流の遮断は不可能である。
さらに、同一種類のＧＴＯにおいても、遮断可能な電流
の上限値（以下、ピークターンオフ電流という）には、
個々：ニパラッキがある。従って、通常ＧＴＯを用いた
装置には、ピークターンオフ電流以上の電流が流れない
様な設計がなされている。
の上限値（以下、ピークターンオフ電流という）には、
個々：ニパラッキがある。従って、通常ＧＴＯを用いた
装置には、ピークターンオフ電流以上の電流が流れない
様な設計がなされている。
あるいは故障電流等の過電流口対してはＧＴＯのオフ機
能によるしゃ断では他の手段で保護する方法がとられる
。しかし何らかの原因例えば、サージ電流等の侵入（二
よりピークターンオフ電流近傍の電流が２つ以上のＧＴ
Ｏを直列接続した回路に流れた時にオフゲート信号を与
えた場合、オフするＧＴＯとオフできないＧＴＯが存在
し、直列接続されたＧＴＯの電圧分担にアンバランスを
生じ、オフ状態となったＧＴ ０１＝過電圧が生じＧＴ
Ｏを破壊するおそれがあった。
能によるしゃ断では他の手段で保護する方法がとられる
。しかし何らかの原因例えば、サージ電流等の侵入（二
よりピークターンオフ電流近傍の電流が２つ以上のＧＴ
Ｏを直列接続した回路に流れた時にオフゲート信号を与
えた場合、オフするＧＴＯとオフできないＧＴＯが存在
し、直列接続されたＧＴＯの電圧分担にアンバランスを
生じ、オフ状態となったＧＴ ０１＝過電圧が生じＧＴ
Ｏを破壊するおそれがあった。
本発明の目的は、かかる事態において、自己消弧形半導
体の破壊を生じない様に半導体素子の保護装置を提供す
ることにある。
体の破壊を生じない様に半導体素子の保護装置を提供す
ることにある。
本発明は上記目的を達成するため（：直列あるいは直並
列接続したＧＴＯ回路において、個々のＧＴＯに順電圧
検出回路を設け、オフゲート信号を与えた後（：電圧分
担にアンバランスを生じた時にはただちに、オンゲート
を与えるようにしたものである。
列接続したＧＴＯ回路において、個々のＧＴＯに順電圧
検出回路を設け、オフゲート信号を与えた後（：電圧分
担にアンバランスを生じた時にはただちに、オンゲート
を与えるようにしたものである。
第１図置型本発明なＧＴＯを直列接続した回路に適用し
た一実施例を示す。
た一実施例を示す。
以下第１図を用いて、本発明を説明する。
直列接続されたＧ Ｔ ０１ａ、ｌｂは通常は、オン信
号ａが与えられると、オンゲート回路２（二より増幅さ
れ、 Ｇ Ｔ Ｏｌａ、ｌｂともにオンし、またオフ信
号すが与えられると、オフゲート回路３により増幅され
Ｇ Ｔ ０１ａ、ｌｂともにオフ状態となる。しかし、
何らかの原因によりＧ Ｔ Ｏｌａ、ｌｂのピークター
ンオフ電流近傍の電流が流れると、ＧＴＯｌａ。
号ａが与えられると、オンゲート回路２（二より増幅さ
れ、 Ｇ Ｔ Ｏｌａ、ｌｂともにオンし、またオフ信
号すが与えられると、オフゲート回路３により増幅され
Ｇ Ｔ ０１ａ、ｌｂともにオフ状態となる。しかし、
何らかの原因によりＧ Ｔ Ｏｌａ、ｌｂのピークター
ンオフ電流近傍の電流が流れると、ＧＴＯｌａ。
又はＧ Ｔ Ｏｌｂのどちらか１方がオフできないとい
う事態が発生しうる。たとえば、今ＧＴＯ１ｂのみが、
オフできなかったと仮定するとこのままでは、通常ＧＴ
Ｏ２個で分担すべき電圧なＧＴＯｌａのみで分担するこ
とになり、この電圧がＧＴＯｌａの耐圧以上となるとＧ
ＴＯｌａは破壊してしまう。
う事態が発生しうる。たとえば、今ＧＴＯ１ｂのみが、
オフできなかったと仮定するとこのままでは、通常ＧＴ
Ｏ２個で分担すべき電圧なＧＴＯｌａのみで分担するこ
とになり、この電圧がＧＴＯｌａの耐圧以上となるとＧ
ＴＯｌａは破壊してしまう。
そこで発光ダイオード５ａ、５ｂ Ｉ−よりＧ Ｔ Ｏ
ｌａ、ｌｂの順電圧を検出する。抵抗４ａ、４ｂは発光
ダイオード５ａ、５ｂの電流制限用であり、ダイオード
１３ａ。
ｌａ、ｌｂの順電圧を検出する。抵抗４ａ、４ｂは発光
ダイオード５ａ、５ｂの電流制限用であり、ダイオード
１３ａ。
１３ｂは、発光ダイオードの逆圧印加防止用である。
発光ダイオード５ａ、５ｂの光信号は各々ライトガイド
６を用いて、光電変換回路７へ尊びかれ、電気信号に変
えられ排他的論理和回路８へ入力される。
６を用いて、光電変換回路７へ尊びかれ、電気信号に変
えられ排他的論理和回路８へ入力される。
今、ＧＴＯｌａのみがオフしているとすれば、発光ダイ
オード５ａのみが発光するので、排他的論理和回路８の
入力は２人力のうち１方のみが１１″であるので、その
出力は“１“となりアンド回路１０へ送られる。オフ信
号すは、遅延回路９（二より所定の時間遅れて、アンド
回路１０へ送られる。遅延回路９のおくれ時間としては
数μｓ〜十数μＳが望まれる。従って、アンド回路１０
の出力は、オフ信号すが発せられた後、所定時間後Ｇ
Ｔ Ｏｌａ、ｌｂのいずれか１方のみがオン状態（−あ
ると“１″となる。
オード５ａのみが発光するので、排他的論理和回路８の
入力は２人力のうち１方のみが１１″であるので、その
出力は“１“となりアンド回路１０へ送られる。オフ信
号すは、遅延回路９（二より所定の時間遅れて、アンド
回路１０へ送られる。遅延回路９のおくれ時間としては
数μｓ〜十数μＳが望まれる。従って、アンド回路１０
の出力は、オフ信号すが発せられた後、所定時間後Ｇ
Ｔ Ｏｌａ、ｌｂのいずれか１方のみがオン状態（−あ
ると“１″となる。
よってアンド回路１０の出力はモノマルチ回路１１へ入
力され適当な幅のパルス信号となリオア回路１２を通し
て、オンゲート回路２ヘオン信号として加わる。そこで
オンゲート回路２よりゲートパルスがＧ Ｔ Ｏｌａ、
ｌｂ ヘ加えられ、Ｇ Ｔ Ｏｌａ、ｌｂ共にオン状態
となる。
力され適当な幅のパルス信号となリオア回路１２を通し
て、オンゲート回路２ヘオン信号として加わる。そこで
オンゲート回路２よりゲートパルスがＧ Ｔ Ｏｌａ、
ｌｂ ヘ加えられ、Ｇ Ｔ Ｏｌａ、ｌｂ共にオン状態
となる。
従って、ＧＴＯｌａ、ｌｂｌ二過重過電圧わることがな
く、ＧＴＯは破壊されない。正常オフ動作のタイムチャ
ートを第２図：二、″異常時の保護動作時のタイムチャ
ートを第３図に示す。
く、ＧＴＯは破壊されない。正常オフ動作のタイムチャ
ートを第２図：二、″異常時の保護動作時のタイムチャ
ートを第３図に示す。
ＧＴＯのクリティカル状態のターンオフでの電圧アンバ
ランスに供なう破壊はオフ時に極めて短時間（二発生し
、順電圧の判定トまターンオフ過程で判断する必要があ
り、順電圧の検出レベル）よ低くすることが保護上型し
いので、通常動作時に誤動作をしないｉ日で順電圧検出
レベルを（氏くする必要がある。又、保護用のオン信号
もターンオフ信号後、すなわち順電圧の異常（アン／＜
ランス）を検出した後だたち（二出力すること力１保護
上望まれる。
ランスに供なう破壊はオフ時に極めて短時間（二発生し
、順電圧の判定トまターンオフ過程で判断する必要があ
り、順電圧の検出レベル）よ低くすることが保護上型し
いので、通常動作時に誤動作をしないｉ日で順電圧検出
レベルを（氏くする必要がある。又、保護用のオン信号
もターンオフ信号後、すなわち順電圧の異常（アン／＜
ランス）を検出した後だたち（二出力すること力１保護
上望まれる。
以上は２直列接続の例について述べたカー、直夕１ｊ数
が３直列あるいはそれ以上（二ふえても同斗筆な方法で
保護が可能である。一方２つ以上のＧＴＯを並列接続し
この並列ユニットを複数直列にした直並列接続（二於い
ても、並列ユニット毎（＝第１図ζ二足す様（二項電圧
検出を行なうことにより同様な方法で保護が可能である
。
が３直列あるいはそれ以上（二ふえても同斗筆な方法で
保護が可能である。一方２つ以上のＧＴＯを並列接続し
この並列ユニットを複数直列にした直並列接続（二於い
ても、並列ユニット毎（＝第１図ζ二足す様（二項電圧
検出を行なうことにより同様な方法で保護が可能である
。
また本実施例では素子の電流がピークターンオフ電流近
傍での保護の例を示したが、素子の電流がピー久タフー
７−オニフ′虜流以゛下であっても、ターンオフゲート
の電流が何らかの原因で減少した場合（二も、同様な現
象となり本実施例の方式で保護カー可能である。
傍での保護の例を示したが、素子の電流がピー久タフー
７−オニフ′虜流以゛下であっても、ターンオフゲート
の電流が何らかの原因で減少した場合（二も、同様な現
象となり本実施例の方式で保護カー可能である。
第４図に他の実施例およびそのタイミングチャートを第
５図に示す。第１図と異なる点はオア回路１２の出力を
反転回路１３を通し、アンド回路１４に入力されている
。オフゲート回路３は、アンド回路１４の出力を入力す
る為に、オンパルス出力時は、オフパルスがアンド回路
１４によりブロックされることになり、Ｇ Ｔ ０１ａ
、ｌｂの電圧分担異常掻出時には、ただちにオフパルス
をブロックし、オンパルスなＧ Ｔ Ｏｌａ、ｌｂのゲ
ートに加えることが可能である。
５図に示す。第１図と異なる点はオア回路１２の出力を
反転回路１３を通し、アンド回路１４に入力されている
。オフゲート回路３は、アンド回路１４の出力を入力す
る為に、オンパルス出力時は、オフパルスがアンド回路
１４によりブロックされることになり、Ｇ Ｔ ０１ａ
、ｌｂの電圧分担異常掻出時には、ただちにオフパルス
をブロックし、オンパルスなＧ Ｔ Ｏｌａ、ｌｂのゲ
ートに加えることが可能である。
以上の様（二本発明によれば、複数の自己消費能力を峙
つ半導体素子を直列、あるいは並列に接続した場合に部
分的に消弧不能の事態が発生しても、ただちに、すべて
の半導体素子をオン状態にすること（二より、過電圧あ
るいは電流集中により半導体素子が破壊されることを防
ぐことができる。
つ半導体素子を直列、あるいは並列に接続した場合に部
分的に消弧不能の事態が発生しても、ただちに、すべて
の半導体素子をオン状態にすること（二より、過電圧あ
るいは電流集中により半導体素子が破壊されることを防
ぐことができる。
第１図は本発明の一実施例を示すブロック図、第２図、
第３図は第１図の動作を説明するためのタイムチャート
、第４図は本発明の他の実施例を示すブロック図、第５
図は第４図の動作を説明するためのタイムチャートであ
る。 ｌａ、ｌｂ・・・ＧＴＯ２・・・オンゲート回路３・・
・オフゲート回路 ４ａ、４ｂ・・・抵抗５ａ、５ｂ
・・・発光ダイオード ６・・・ライトガイド ７・・・光電変換器８・・
・排他的論理和回路 ９・・・遅延回路１０・・・アン
ド回路 １１・・・モノマルチ回路１２・・・オ
ア回路 １３・・・反転回路１４・−アンド回
路 （７３１７）代理人 弁理士 則 近 憲 佑（ばか１
名） ′／ 第１図・ オフ４８号す 第２図 オフイ富号す 第３図 第４図
第３図は第１図の動作を説明するためのタイムチャート
、第４図は本発明の他の実施例を示すブロック図、第５
図は第４図の動作を説明するためのタイムチャートであ
る。 ｌａ、ｌｂ・・・ＧＴＯ２・・・オンゲート回路３・・
・オフゲート回路 ４ａ、４ｂ・・・抵抗５ａ、５ｂ
・・・発光ダイオード ６・・・ライトガイド ７・・・光電変換器８・・
・排他的論理和回路 ９・・・遅延回路１０・・・アン
ド回路 １１・・・モノマルチ回路１２・・・オ
ア回路 １３・・・反転回路１４・−アンド回
路 （７３１７）代理人 弁理士 則 近 憲 佑（ばか１
名） ′／ 第１図・ オフ４８号す 第２図 オフイ富号す 第３図 第４図
Claims (1)
- 直列又は直並列接続される自己消弧能力を有する半導体
素子の保護装置において、自己消弧能力を有する半導体
素子に消弧信号を与えた所定時間後に個々の半導体素子
の順電圧を検出する手段と、いずれから半導体素子の順
電圧が検出された際に全ての半導体素子に点弧信号を与
える手段とを具備した半導体素子の保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10040685A JPS61262077A (ja) | 1985-05-14 | 1985-05-14 | 半導体素子の保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10040685A JPS61262077A (ja) | 1985-05-14 | 1985-05-14 | 半導体素子の保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61262077A true JPS61262077A (ja) | 1986-11-20 |
Family
ID=14273093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10040685A Pending JPS61262077A (ja) | 1985-05-14 | 1985-05-14 | 半導体素子の保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61262077A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0458511A2 (en) * | 1990-05-14 | 1991-11-27 | Kabushiki Kaisha Toshiba | Thyristor protection method and apparatus |
| DE19503375A1 (de) * | 1994-03-02 | 1995-09-14 | Siemens Ag Oesterreich | Ansteuerschaltung für zwei in Serie geschaltete Transistoren |
-
1985
- 1985-05-14 JP JP10040685A patent/JPS61262077A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0458511A2 (en) * | 1990-05-14 | 1991-11-27 | Kabushiki Kaisha Toshiba | Thyristor protection method and apparatus |
| US5155673A (en) * | 1990-05-14 | 1992-10-13 | Kabushiki Kaisha Toshiba | Thyristor converter protection method and apparatus |
| DE19503375A1 (de) * | 1994-03-02 | 1995-09-14 | Siemens Ag Oesterreich | Ansteuerschaltung für zwei in Serie geschaltete Transistoren |
| DE19503375C2 (de) * | 1994-03-02 | 1998-06-04 | Siemens Ag Oesterreich | Ansteuerschaltung für zwei in Serie geschaltete Transistoren |
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