JPS61257043A - 高速フレ−ム伝送方式 - Google Patents
高速フレ−ム伝送方式Info
- Publication number
- JPS61257043A JPS61257043A JP60098055A JP9805585A JPS61257043A JP S61257043 A JPS61257043 A JP S61257043A JP 60098055 A JP60098055 A JP 60098055A JP 9805585 A JP9805585 A JP 9805585A JP S61257043 A JPS61257043 A JP S61257043A
- Authority
- JP
- Japan
- Prior art keywords
- line buffer
- transmission
- speed line
- control processor
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は伝送路に高速にフレームを送出する高速フレー
ム伝送方式に関するものである。
ム伝送方式に関するものである。
従来の高速フレーム伝送方式の一例を第１０図に示し説
明すると、図において、ＣＭＣは通信制御部を示したも
のであり、ＴＭＣは伝送制御部、ＴＬは伝送路を示した
ものである。
明すると、図において、ＣＭＣは通信制御部を示したも
のであり、ＴＭＣは伝送制御部、ＴＬは伝送路を示した
ものである。
そして、ＣＰＣは伝送制御回路により他のプロセッサと
通信を行う通信制御プロセッサ、ＤＢＦは送信するフレ
ームを格納する送信バッファ、ＨＢＦはフレームの送受
信のための高速回線バッファ、ＤＰＣは複数の相手先と
共有の高速伝送路によりフレームの送受信を行う伝送制
御プロセッサ、ＩＮＴは上記通信制御プロセッサＣＰＣ
と伝送制御プロセッサＤＰＣとの間の割込み制御部、Ｌ
ＣＴは回線へデータを送出するための回線送出制御部、
ＬＩＴはデータを伝送路ＴＬへ送出するための伝送路イ
ンターフェース部である。
通信を行う通信制御プロセッサ、ＤＢＦは送信するフレ
ームを格納する送信バッファ、ＨＢＦはフレームの送受
信のための高速回線バッファ、ＤＰＣは複数の相手先と
共有の高速伝送路によりフレームの送受信を行う伝送制
御プロセッサ、ＩＮＴは上記通信制御プロセッサＣＰＣ
と伝送制御プロセッサＤＰＣとの間の割込み制御部、Ｌ
ＣＴは回線へデータを送出するための回線送出制御部、
ＬＩＴはデータを伝送路ＴＬへ送出するための伝送路イ
ンターフェース部である。
そして、従来、同一伝送路を用いて複数の相手先に対し
、高速にフレームを伝送する場合には、この第１０図に
示すように、送信フレームを一度高速回線バツファＨＢ
Ｆに転送し、伝送制御プロセッサＤＰＣに割込制御部Ｉ
ＮＴを介して送信起動υ為け、送信相手先から応答がな
い場合には、伝送制御プロセッサＤＰＣが通信制御プロ
セッサＣＰＣに対し割込み制御部ＩＮＴを介して再び送
達未確認のフレームを高速回線バッファＴ（ＢＦに転送
要求を行うという方式が採られている。
、高速にフレームを伝送する場合には、この第１０図に
示すように、送信フレームを一度高速回線バツファＨＢ
Ｆに転送し、伝送制御プロセッサＤＰＣに割込制御部Ｉ
ＮＴを介して送信起動υ為け、送信相手先から応答がな
い場合には、伝送制御プロセッサＤＰＣが通信制御プロ
セッサＣＰＣに対し割込み制御部ＩＮＴを介して再び送
達未確認のフレームを高速回線バッファＴ（ＢＦに転送
要求を行うという方式が採られている。
上記のような従来の高速フレーム伝送方式では、再び送
達未確認のフレームを高速回線バッファＨＢＦに転送要
求を行なうため、伝送路ＴＬ上のトラフィックが大きく
なシ、送信フレームの衝突などによりフレームの再送が
多くなると、通信制御プロセッサＣＰＣの負荷および伝
送制御プロセッサＤＰＣが通信制御プロセッサＣＰＣに
フレームの再転送要求を出してから、高速回線バッファ
ＨＢＦに転送されるまでの待時間が大きくなるという問
題点がおった。
達未確認のフレームを高速回線バッファＨＢＦに転送要
求を行なうため、伝送路ＴＬ上のトラフィックが大きく
なシ、送信フレームの衝突などによりフレームの再送が
多くなると、通信制御プロセッサＣＰＣの負荷および伝
送制御プロセッサＤＰＣが通信制御プロセッサＣＰＣに
フレームの再転送要求を出してから、高速回線バッファ
ＨＢＦに転送されるまでの待時間が大きくなるという問
題点がおった。
本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は、通信制御プロセッサと伝送制御プロセッサ間の制御
のための授受を減らし、かつ通信制御プロセッサが高速
回線バッファの管理およびその高速回線バッファへの転
送のだめの処理を簡略化することにより、通信制御プロ
セッサのシステム全体としての能力を向上することがで
きる高速フレーム伝送方式を提供することにある。
共にかかる欠点を除去すべくなされたもので、その目的
は、通信制御プロセッサと伝送制御プロセッサ間の制御
のための授受を減らし、かつ通信制御プロセッサが高速
回線バッファの管理およびその高速回線バッファへの転
送のだめの処理を簡略化することにより、通信制御プロ
セッサのシステム全体としての能力を向上することがで
きる高速フレーム伝送方式を提供することにある。
このような目的を達成するため、本発明の高速フレーム
伝送方式は、通信制御プロセッサから高速回線バッファ
へ転送するフレームの先頭アドレスと転送バイト数およ
び通信相手先を記憶する手段と再送のためのタイマとを
複数フレーム分有し、かつこのフレームの先頭アドレス
より転送バイト数分上記高速回線バッファへ転送する手
段を備え、相手の伝送制御プロセッサから受信応答がな
いため上記再送のためのタイマがタイムアウトしかつ上
記高速回線バッファが空の状態になった際または上記伝
送制御プロセッサから要求があった際に、上記通信制御
プロセッサの制御を介さず直接再び上記フレームを上記
高速回線バッファへ転送し得るようにしたものである。
伝送方式は、通信制御プロセッサから高速回線バッファ
へ転送するフレームの先頭アドレスと転送バイト数およ
び通信相手先を記憶する手段と再送のためのタイマとを
複数フレーム分有し、かつこのフレームの先頭アドレス
より転送バイト数分上記高速回線バッファへ転送する手
段を備え、相手の伝送制御プロセッサから受信応答がな
いため上記再送のためのタイマがタイムアウトしかつ上
記高速回線バッファが空の状態になった際または上記伝
送制御プロセッサから要求があった際に、上記通信制御
プロセッサの制御を介さず直接再び上記フレームを上記
高速回線バッファへ転送し得るようにしたものである。
相手の伝送制御プロセッサから受信応答がないため、再
送のためのタイマがカウントアツプしかつ高速回線バッ
ファが空の状態になった場合、または伝送制御プロセッ
サから要求があった場合に再びフレームを高速回線バッ
ファへ転送する。
送のためのタイマがカウントアツプしかつ高速回線バッ
ファが空の状態になった場合、または伝送制御プロセッ
サから要求があった場合に再びフレームを高速回線バッ
ファへ転送する。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は本発明による高速フレーム伝送方式の一実施例
を示すブロック図である。
を示すブロック図である。
この第１図において第１０図と同一符号のものは相当部
分を示し、ＤＭＣはフレーム再送時送昏（ツーｙ ｙ
ｏｎｒカラ高速回線パックァＨＢＦ’へフレームのデー
タを転送するための転送制御回路でおる。
分を示し、ＤＭＣはフレーム再送時送昏（ツーｙ ｙ
ｏｎｒカラ高速回線パックァＨＢＦ’へフレームのデー
タを転送するための転送制御回路でおる。
第２図は第１図における転送制御回路ＤＭＣに係る部分
を抽出して示した詳細図である。
を抽出して示した詳細図である。
この第２図において、転送制御回路ＤＭＣは、その制御
部ＣＮＴと、高速回線バッファＨＢＦを管理する管理レ
ジスタＢＲＧと、送信バッフ７ＤＢＦから高速回線バッ
ファＨＢＦヘフレームを転送するためのデータ転送制御
回路ＤＣＴおよび送信フレームの情報をｎフレーム分格
納する制御レジスタＣＲＧＫより構成されている。そし
て、この制御レジスタＣＲＧは、送信相手先アドレス［
）＊５ｔＡＤ、送信フレームの先頭アドレスＨＫＡＤ、
送信バイト数ＢＣ。
部ＣＮＴと、高速回線バッファＨＢＦを管理する管理レ
ジスタＢＲＧと、送信バッフ７ＤＢＦから高速回線バッ
ファＨＢＦヘフレームを転送するためのデータ転送制御
回路ＤＣＴおよび送信フレームの情報をｎフレーム分格
納する制御レジスタＣＲＧＫより構成されている。そし
て、この制御レジスタＣＲＧは、送信相手先アドレス［
）＊５ｔＡＤ、送信フレームの先頭アドレスＨＫＡＤ、
送信バイト数ＢＣ。
再送用タイマＴＩＭＥ、制御用レジスタＣＮＴＲから構
成されている。
成されている。
そして、１０１．１０２，１０３はそれぞれ通信制御プ
ａ−（＝ツｆＣＰＣ（第１図参照）側のアドレス線、テ
ータ線、制御線を示し、２０１，２０２はそれぞれ伝送
制御プロセッサＤＰＣ（第１図参照）側のデータ線。
ａ−（＝ツｆＣＰＣ（第１図参照）側のアドレス線、テ
ータ線、制御線を示し、２０１，２０２はそれぞれ伝送
制御プロセッサＤＰＣ（第１図参照）側のデータ線。
制御線、３０１はデータ転送制御回路ＤＣＴを制御する
データ転送制御線、３０２はデータ転送制御回路ＤＣＴ
の内部信号線を示す。
データ転送制御線、３０２はデータ転送制御回路ＤＣＴ
の内部信号線を示す。
つぎにこの第２図に示す転送制御回路ＤＭＣの動作をそ
のフローチャートである第３図ないし第９図および第１
図を参照して説明する。
のフローチャートである第３図ないし第９図および第１
図を参照して説明する。
まず、転送制御回路ＤＭＣの制御部ＣＮＴは第３図に示
すように起動要因をサーチしている。そして、第１図に
示す通信制御プロセッサｃｐｃ から送信要求があった
場合には、第３図の処理１を示す第４図のフローに示す
ように、まず、制御レジスタＣＲＧの空をサーチし、こ
の制御レジスタＣＲＧがハントできれば、同一相手先を
もつ制御レジスタＣＲＧがあるかをサーチし、あればチ
ェイニングし、高速回線バッファＨＢＦがハントできれ
ば、この高速回線バッファＨＢＦの管理レジスタＢＲＧ
を更新し、フレームを高速回線バッファＨＢＦへ転送し
、再送タイマセットし、伝送制御プロセッサＤＰＣへ割
込みを発生させる。そして、高速回線バッファＨＢＦ’
がハントできなければ、制御レジスタＣＲＧに高速回線
バッファＨＢＦ に／Ｓント待ちをセットし、この制
御レジスタＣＲＧ が全くハントできない場合には、通
信制御プロセッサＣＰＣヘノ・ント不可を返す。
すように起動要因をサーチしている。そして、第１図に
示す通信制御プロセッサｃｐｃ から送信要求があった
場合には、第３図の処理１を示す第４図のフローに示す
ように、まず、制御レジスタＣＲＧの空をサーチし、こ
の制御レジスタＣＲＧがハントできれば、同一相手先を
もつ制御レジスタＣＲＧがあるかをサーチし、あればチ
ェイニングし、高速回線バッファＨＢＦがハントできれ
ば、この高速回線バッファＨＢＦの管理レジスタＢＲＧ
を更新し、フレームを高速回線バッファＨＢＦへ転送し
、再送タイマセットし、伝送制御プロセッサＤＰＣへ割
込みを発生させる。そして、高速回線バッファＨＢＦ’
がハントできなければ、制御レジスタＣＲＧに高速回線
バッファＨＢＦ に／Ｓント待ちをセットし、この制
御レジスタＣＲＧ が全くハントできない場合には、通
信制御プロセッサＣＰＣヘノ・ント不可を返す。
そして、第１図に示す伝送制御プロセッサＤＰＣは転送
制御回路ＤＭＣの制御部ＣＮＴから割込みを受けると、
相手先との通信状態により回線送出制御部ＬＣＴ に対
し、送信起動または高速回線パックァＨＢＦのフリーを
制御部ＣＮＴに対し要求する。
制御回路ＤＭＣの制御部ＣＮＴから割込みを受けると、
相手先との通信状態により回線送出制御部ＬＣＴ に対
し、送信起動または高速回線パックァＨＢＦのフリーを
制御部ＣＮＴに対し要求する。
伝送制御プロセッサＤＰＣは、上記送信起動によりフレ
ームの送信が完了した時すぐに高速回線バッファＨＢＦ
のフリーを制御部ＣＮＴ に対し要求する。そして、
この制御部ＣＮＴ は高速回線バッファＨＢＦ のフリ
ーの要求を受けた時は第３図の処理５を示す第８図のフ
ローに示すように、高速回線パックァＨＢＦ の管理レ
ジスタＢＲＧを更新する。
ームの送信が完了した時すぐに高速回線バッファＨＢＦ
のフリーを制御部ＣＮＴ に対し要求する。そして、
この制御部ＣＮＴ は高速回線バッファＨＢＦ のフリ
ーの要求を受けた時は第３図の処理５を示す第８図のフ
ローに示すように、高速回線パックァＨＢＦ の管理レ
ジスタＢＲＧを更新する。
つぎに、送信相手先から、送信したフレームに対する応
答がなかったためにタイムアウトした場合には、第３図
の処理２を示す第５図のフローに示すように・再送のた
めの高速回線ノくラフ７ＨＢＦのハントを行い、ハント
できない場合にはタイムアウトの要因を保留し、ノ・ン
トできた場合には管理レジスタＥＲＧ を更新し、送
信すルア ｖ −ムラ再び高速回線バッファＨＢＦ
へ転送し１制御レジスタＣＲＧ のタイマをスタートさ
せ、チェイニングが有る場合は高速回線バッファＨＢＦ
のハントを行い、ハント出来れば再び管理レジスタＢＲ
Ｇを更新し、送信するフレームを再び高速回線バッファ
ＨＢＦ へ転送し、制御レジスタＣＲＧ のタイマをス
タートさせた後、伝送制御ブロセツ？ＤＰＣに対し割込
みを発生させる。
答がなかったためにタイムアウトした場合には、第３図
の処理２を示す第５図のフローに示すように・再送のた
めの高速回線ノくラフ７ＨＢＦのハントを行い、ハント
できない場合にはタイムアウトの要因を保留し、ノ・ン
トできた場合には管理レジスタＥＲＧ を更新し、送
信すルア ｖ −ムラ再び高速回線バッファＨＢＦ
へ転送し１制御レジスタＣＲＧ のタイマをスタートさ
せ、チェイニングが有る場合は高速回線バッファＨＢＦ
のハントを行い、ハント出来れば再び管理レジスタＢＲ
Ｇを更新し、送信するフレームを再び高速回線バッファ
ＨＢＦ へ転送し、制御レジスタＣＲＧ のタイマをス
タートさせた後、伝送制御ブロセツ？ＤＰＣに対し割込
みを発生させる。
そして、伝送制御プロセッサＤＰＣは上記の割込みを受
けると、回線送出制御部ＬＣＴに対し送信起動をかける
ことにより相手先に送達未確認のフレームの再送を行う
。また、この伝送制御プロセッサＤＰＣは、送信相手先
から応答のあったフレームまたは再送りトライアウトに
より送信出来なかったフレームを、制御部ＣＮＴに対し
通知する。
けると、回線送出制御部ＬＣＴに対し送信起動をかける
ことにより相手先に送達未確認のフレームの再送を行う
。また、この伝送制御プロセッサＤＰＣは、送信相手先
から応答のあったフレームまたは再送りトライアウトに
より送信出来なかったフレームを、制御部ＣＮＴに対し
通知する。
上記通知を受けた制御部ＣＮＴ は、第３図の処理を
示す第６図のフローに示すように、チェイニングが有る
場合には、チェイニングを更新した後、制御レジスタＣ
ＲＧの解放を行うとともに、通信制御プロセッサｃｐｃ
に対し、送信完了または送信不可を通知する。
示す第６図のフローに示すように、チェイニングが有る
場合には、チェイニングを更新した後、制御レジスタＣ
ＲＧの解放を行うとともに、通信制御プロセッサｃｐｃ
に対し、送信完了または送信不可を通知する。
そして、伝送制御プロセッサＤＰＣは、相手先から送信
シーケンス番号の不一致の通知を受けた場合には、制御
部ＣＮＴ に対し再送の要求を行う。
シーケンス番号の不一致の通知を受けた場合には、制御
部ＣＮＴ に対し再送の要求を行う。
上記要求を受けた制御部ＣＮＴ は、第３図の処理４を
示す第７図の７０−に示すように、高速回線パックァＨ
ＢＦのハントを行い、ハント出来れば高速回線バッファ
ＨＢＦの管理レジスタＢＲＧ の更新を行い、高速回線
バッファＨＢＦへ転送し、チェイニングがあれば再び高
速回線バッファＨＢＦのハント、管理レジスタＢＲＧの
更新、高速回線バッフ７ＨＢＦへの転送を行った後、伝
送制御プロセッサＤＰＣに対し割込みを発生させる。
示す第７図の７０−に示すように、高速回線パックァＨ
ＢＦのハントを行い、ハント出来れば高速回線バッファ
ＨＢＦの管理レジスタＢＲＧ の更新を行い、高速回線
バッファＨＢＦへ転送し、チェイニングがあれば再び高
速回線バッファＨＢＦのハント、管理レジスタＢＲＧの
更新、高速回線バッフ７ＨＢＦへの転送を行った後、伝
送制御プロセッサＤＰＣに対し割込みを発生させる。
つぎに、制御部ＣＮＴは第３図に示す起動要因のサーチ
において、高速回線バッファＨＢＦの空待ちの状態にお
る制御レジスタＣＲＧ を見つけた場合には、第３図の
処理６を示す第９図のフローにしたがい、まず、高速回
線バッファＨＢＦ がハント出来た場合には、管理レジ
スタＢＲＧを更新した後、高速回線バッファＨＢＦへ転
送し、再送タイマをセットし、チェイニングがある場合
には高速回線バッファＨＢＦがハント出来るかをチェッ
クし、ハント出来れば再び、管理レジスタＢＲＧを更新
し、高速回線バッファＨＢＦへ転送し伝送制御プロセッ
サＤＰＣへ割込みを発生させる。つぎに、上記割込みを
受けた伝送制御プロセッサＤＰＣは、送信相手先との通
信状態により回線送出制御部ＬＣＴに送信起動をかける
。
において、高速回線バッファＨＢＦの空待ちの状態にお
る制御レジスタＣＲＧ を見つけた場合には、第３図の
処理６を示す第９図のフローにしたがい、まず、高速回
線バッファＨＢＦ がハント出来た場合には、管理レジ
スタＢＲＧを更新した後、高速回線バッファＨＢＦへ転
送し、再送タイマをセットし、チェイニングがある場合
には高速回線バッファＨＢＦがハント出来るかをチェッ
クし、ハント出来れば再び、管理レジスタＢＲＧを更新
し、高速回線バッファＨＢＦへ転送し伝送制御プロセッ
サＤＰＣへ割込みを発生させる。つぎに、上記割込みを
受けた伝送制御プロセッサＤＰＣは、送信相手先との通
信状態により回線送出制御部ＬＣＴに送信起動をかける
。
以上説明したように本発明は、フレームの送受信を行う
伝送制御プロセッサおよびフレームの送受信のための高
速回線バッファよりなる伝送制御回路とこの伝送制御回
路により他のプロセッサと通信を行う通信制御プロセッ
サとの間に、上記高速回線バッファへ転送するフレーム
の先頭アドレス、転送バイト数、送信相手先を記憶する
手段と再送のためのタイマーを複数フレーム分有し、ま
たこのフレームの先頭アドレスより転送バイト数分、高
速回線バッファへ転送する手段を有し、相手の伝送制御
プロセッサから受信応答がないため、上記再送タイマー
がカウントアツプしかつ高速回線バッファが空の状態に
なった場合または、伝送制御プロセッサから要求があっ
た場合に再びフレームを高速回線バッファへ転送するこ
とによυ、通信制御プロセッサと伝送制御プロセッサ間
の制御のための授受を減らすことができ、かつ通信制御
プロセッサが高速回線バッファの管理および高速回線バ
ッファへの転送のための処理を簡略することができ、こ
れらの各利点に基づき通信制御プロセッサのシステム全
体としての能力を上げることができるので、実用上の効
果は極めて大である。
伝送制御プロセッサおよびフレームの送受信のための高
速回線バッファよりなる伝送制御回路とこの伝送制御回
路により他のプロセッサと通信を行う通信制御プロセッ
サとの間に、上記高速回線バッファへ転送するフレーム
の先頭アドレス、転送バイト数、送信相手先を記憶する
手段と再送のためのタイマーを複数フレーム分有し、ま
たこのフレームの先頭アドレスより転送バイト数分、高
速回線バッファへ転送する手段を有し、相手の伝送制御
プロセッサから受信応答がないため、上記再送タイマー
がカウントアツプしかつ高速回線バッファが空の状態に
なった場合または、伝送制御プロセッサから要求があっ
た場合に再びフレームを高速回線バッファへ転送するこ
とによυ、通信制御プロセッサと伝送制御プロセッサ間
の制御のための授受を減らすことができ、かつ通信制御
プロセッサが高速回線バッファの管理および高速回線バ
ッファへの転送のための処理を簡略することができ、こ
れらの各利点に基づき通信制御プロセッサのシステム全
体としての能力を上げることができるので、実用上の効
果は極めて大である。
第１図は本発明による高速フレーム伝送方式の一実施例
を示すブロック図、第２図は第１図の転送制御回路に係
る部分を抽出して示した詳細図、第３図、第４図、第５
図、第６図、第７図、第８図および第９図は第２図の転
送制御回路の動作説明に供するフローチャート、第１θ
図は従来の高速フレーム伝送方式の一例を示すブロック
図である。 ＣＰＣ・・・φ通信制御プロセッサ、ＤＰＣ・・・・伝
送制御プロセッサ、ＤＭＣ−・・・転送制御回路、ＣＮ
Ｔ −・の・制御部、ＢＲＧ ＠−−・管理レジス
タ、ＣＲＧ ・・・・制御レジスタ、ＯＣＴ ・・
・・データ転送回路。 特許出願人 日本電気株式会社 代理 人 山川政樹（ほか２名） 第１図 第２図 第３図 第５図 第７図 第８図 第９図
を示すブロック図、第２図は第１図の転送制御回路に係
る部分を抽出して示した詳細図、第３図、第４図、第５
図、第６図、第７図、第８図および第９図は第２図の転
送制御回路の動作説明に供するフローチャート、第１θ
図は従来の高速フレーム伝送方式の一例を示すブロック
図である。 ＣＰＣ・・・φ通信制御プロセッサ、ＤＰＣ・・・・伝
送制御プロセッサ、ＤＭＣ−・・・転送制御回路、ＣＮ
Ｔ −・の・制御部、ＢＲＧ ＠−−・管理レジス
タ、ＣＲＧ ・・・・制御レジスタ、ＯＣＴ ・・
・・データ転送回路。 特許出願人 日本電気株式会社 代理 人 山川政樹（ほか２名） 第１図 第２図 第３図 第５図 第７図 第８図 第９図
Claims (1)
- 複数の相手先と共有の高速伝送路によりフレームの送受
信を行う伝送制御プロセッサと前記フレームの送受信の
ための高速回線バッファを含む伝送制御回路およびこの
伝送制御回路により他のプロセッサと通信を行う通信制
御プロセッサを設けた高速フレーム伝送方式において、
前記通信制御プロセッサから前記高速回線バッファへ転
送するフレームの先頭アドレスと転送バイト数および通
信相手先を記憶する手段と再送のためのタイマとを複数
フレーム分有し、かつこのフレームの先頭アドレスより
転送バイト数分前記高速回線バッファへ転送する手段を
備え、相手の伝送制御プロセッサから受信応答がないた
め前記再送のためのタイマがタイムアウトしかつ前記高
速回線バッファが空の状態になつた際または前記伝送制
御プロセッサから要求があつた際に、前記通信制御プロ
セッサの制御を介さず直接再び前記フレームを前記高速
回線バッファへ転送し得るようにしたことを特徴とする
高速フレーム伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098055A JPS61257043A (ja) | 1985-05-10 | 1985-05-10 | 高速フレ−ム伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60098055A JPS61257043A (ja) | 1985-05-10 | 1985-05-10 | 高速フレ−ム伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61257043A true JPS61257043A (ja) | 1986-11-14 |
Family
ID=14209577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60098055A Pending JPS61257043A (ja) | 1985-05-10 | 1985-05-10 | 高速フレ−ム伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61257043A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137795A (en) * | 1997-03-19 | 2000-10-24 | Fujitsu Limited | Cell switching method and cell exchange system |
| JP2005192216A (ja) * | 2003-12-19 | 2005-07-14 | Nvidia Corp | トランスポートオフロードエンジンのための再送信システムおよび方法 |
-
1985
- 1985-05-10 JP JP60098055A patent/JPS61257043A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6137795A (en) * | 1997-03-19 | 2000-10-24 | Fujitsu Limited | Cell switching method and cell exchange system |
| JP2005192216A (ja) * | 2003-12-19 | 2005-07-14 | Nvidia Corp | トランスポートオフロードエンジンのための再送信システムおよび方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0674276B1 (en) | A computer system | |
| US6539020B1 (en) | Bridge device | |
| US5617424A (en) | Method of communication between network computers by dividing packet data into parts for transfer to respective regions | |
| JPH114279A (ja) | 先進的システム間送信方法および機構 | |
| JPS61257043A (ja) | 高速フレ−ム伝送方式 | |
| JP3304177B2 (ja) | 回線間中継装置 | |
| JP2911931B2 (ja) | プロセッサ間通信におけるデータ転送競合回避方式 | |
| JPH0294943A (ja) | データ転送方式 | |
| JP2746207B2 (ja) | 緊急用バッファ確保方式 | |
| JP2506087B2 (ja) | 通信方法 | |
| EP0792544B1 (en) | Data storage system | |
| JP3134662B2 (ja) | サーバ装置 | |
| JPH0145654B2 (ja) | ||
| JP2719131B2 (ja) | 通信方式 | |
| JP2564499B2 (ja) | 送信データのフロー制御方法 | |
| JPS62221238A (ja) | パケツト転送処理装置 | |
| JP2576270B2 (ja) | 画像通信制御方式 | |
| JPS63169854A (ja) | 誤り再送機能付きパケツト伝送方式 | |
| JP2594313B2 (ja) | 半二重セション管理処理方式 | |
| JPH086912A (ja) | プロセッサ間通信方法及び装置 | |
| JPH0477146A (ja) | マルチキャスト通信方法 | |
| JPS6242644A (ja) | 通信制御装置 | |
| JPS63308445A (ja) | 通信プロトコル制御装置 | |
| JPH0583297A (ja) | パケツト転送方式 | |
| JPH11327938A (ja) | フロー制御方法 |