JPS61257016A - 低電圧制御回路 - Google Patents

低電圧制御回路

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JPS61257016A
JPS61257016A JP61054564A JP5456486A JPS61257016A JP S61257016 A JPS61257016 A JP S61257016A JP 61054564 A JP61054564 A JP 61054564A JP 5456486 A JP5456486 A JP 5456486A JP S61257016 A JPS61257016 A JP S61257016A
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JP
Japan
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voltage
output
effect transistor
field effect
control circuit
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JP61054564A
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English (en)
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ウオーレン・ジー・ハフナー
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Pitney Bowes Inc
Original Assignee
Pitney Bowes Inc
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Publication date
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G05F1/569—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection
    • G05F1/571—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for protection with overvoltage detector
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/28—Supervision thereof, e.g. detecting power-supply failure by out of limits supervision

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、低電圧制御回路、特に少くとも一つの監視さ
れるべき電圧が閾値電圧Ｚ越え、所定の限界電圧以上で
ある時、少くとも一つの出カフ入力の状態にかかわらず
既知の状態に維持する低電圧制御回路に関する。
（従来の技術） いろいろな電子システムにおいて、一つまたはそれ以上
の監視すべき電圧が安定した動作電圧に達していない遷
移期間中に、安定した既知出力電圧状態を供給するのが
望ましい。
例えば、米国特許第３，９７８，４５７号「マイクロコ
ンピュータ化された電子郵便料金メーターシステム」、
第３，９３８，０９５号「コンピュータ一対応郵便料金
メーター」、欧州特許出願第８０４００６０３　、９号
（１９８０年５月５日）「改善された確実性、故障許容
性ヲ備えた郵便料金メーター」、米国特許第４，３０１
，５０７号「複数コンピューターシステム付電子郵便料
金メーター」、同時継続出願第４４７．８１５号（１９
８２年１２月８日申請）「独立型電子郵便機」の各明細
書に述べられている種類の電子郵便料金メーターシステ
ムにおいては、臨界郵便料金合計情報を記憶するある形
の不揮発性メモＩＪ−（ＮＶＭ）Ｙ持った一つ或はそれ
以上のマイクロプロセッサ−が使われている。この情報
とは、次の印刷の為にメーターの中に残っている郵便料
金と、メーターによって既に印刷された郵便料金の合計
を含む、別の種類の会計データやオペレーティングメー
タも必要に応じて記憶されるようにしてもよい。
しかし、電子郵便メーターのパワーアップ、パワーダウ
ン期間は、メーターのマイクロプロセッサ−や他の装置
は、監視すべき電圧、例えば、チップへの供給電圧が安
定レベルに達するまでは、動作しなかったり、不安定だ
ったり、或は誤った働きをすることがある。
このように誤動作があると、メーターのパワーアップの
間の既知の動作電圧に達する前や、パワーダウンの間の
既知の動作電圧以下になった後、ＮＶＭのデータが消失
したり、偽のデータン書きこんだりすることがある。
（発明が解決しようとする問題点） 本発明の目的は、監視すべき′電圧が所定の限界電圧よ
り低く閾値電圧より高い時に、少くとも一つの出力を入
力の状態にかかわらず既知の状態に維持する低電圧制御
回路を提供することである。
本発明の他の目的は、入力状態にかかわらずディジタル
出力を既知の状態に維持する低電圧制御回路を提供する
ことである。
本発明のまた他の目的は、二つの電圧制御レベルを与え
る低電圧制御回路を提供することである。
本発明の更に他の目的は、信頼出来る低電圧制限回路を
提供することである。
本発明の更に他の目的は、電子郵便料金メーターのパワ
ーアップ・パワーダウンサイクルの期間に、少くとも一
つの出力を既知の状態に維持する低電圧制限回路乞提供
することである。
（問題点暑解決する為の手段） 概略をのべると、本発明に関する低’１（ＩＥ制御回路
及びその方法は、少くとも−っの監視すべき電圧が閾値
電圧エリ高く、所定の限界電圧より低い時に、入力の状
態にかかわらず少くとも一つの出力端を既知の状態に保
つ為に提供されろ。この回路は、監視すべき電圧が所定
の限界電圧より低い時に非活性出力電圧を供給する制御
手段と、その制御手段に電気的に連結していて、制御手
段から非活性出力電圧ヶ受は又少くとも一つの入力電圧
を受ける出力手段とから構成される。出力手段は、非活
動出力電圧に応じて、監視すべき′電圧が、制御手段が
出力端子の電圧状態を入力の状態によって制御出来るよ
うに、出力手段に活性出力電圧を与える所定の限界電圧
に達するまで、出力端子を既知の電圧状態にする為に非
活動化されることを特徴としている。
本発明の他の目的、特徴、及び利益は、添付の図面を参
照した以後の詳細な説明で良く理解されることと思う。
（実施例） 第１図において、本発明に関する低電圧制御回路は、一
般に参照番号１ｏで示されている。
低電圧制御回路１０は第１図の点線の左に１２で示され
た制御部と、第１図の点線の右に一般に１４で示された
出力部とを含んでいる。この実施例においては、典型的
には、接地点は負の出力電源電圧ＶＢＢと同義である。
制御部１２は監視すべき電圧ｖ１？：受ける供給線１６
を含む。監視すべき電圧■ｌは調整或は未調整のチップ
電源電圧であってもよい。供給線１６はツェナーダイオ
ード１８の陰極に接続されている。ツェナーダイオード
１８の陽極はバイアス抵抗２介して、接地している。な
お、ツェナーダイオード１８の陽極は電界効果型トラン
ジスタ、ＮチャンネルＭＯ８ＦＥＴ　２２のゲート端子
に接続しテイル。ＭＯ３ＦＥＴ２２の電源端子は接地し
、ドレイン電極はバイアス抵抗器２０ｇ介し℃入カ線に
接続している。ＭＯ３ＦＥＴ２２のドレイン電極は電界
効果型トランジスタ、Ｐチャン＄＃ＭＯ８ＦＥＴ２６の
ゲート電極にも接続しているｏＭ。
５ＦＥＴ　　２６のソース端子は、正の出方電源電圧と
抵抗器２４に接続している。ＭＯＳＦＥＴ　２６のドレ
ン端子は接地バイアス抵抗器２８と線３２上の出力点３
０とに結合している。
出力点３０は、電界効果型トランジスタＮチャンネルＭ
Ｏ３ＦＥＴ　３４のゲート端子に結合している。ＭＯＳ
ＦＥＴ　３４のソース端子は、監視すべき電圧ｖｌであ
る正の出力電源電圧ＶＤＤに接続している。ＭＯＳＦＥ
Ｔ　３４のドレン端子は、出力部１４の一部である電界
効果型トランジスタ、ＰチャンネルＭＯ８ＦＥＴ　３６
に結合している。なお、電源電圧ｖ１は電界効果型トラ
ンジスタ、ＰチャンネルＭＯ３ＦＥＴ　３８の電源端子
に直接供給されている。
出力点３０は第一電界効果型トランジスタ、Ｎチャンネ
ルＭＯ３ＦＥＴ　４２のゲート端子及び第二電界効果型
トランジスタ、ＰチャンネルＭＯ８Ｆ１１ｉ”ｒ４４の
ゲート端子にも接続している。この二つのＭＯＳＦＥＴ
は、広く４３で示すように出力部１４の第一出力部分の
一部を成している。出方点３゜は同様に出力部１４の任
意の後続部につながる。
第一図では後続出方部分は二つある。一つは４５で示さ
れ、電界効果型トランジスタ、ＮチャンネルＭＯ３ＦＥ
Ｔ４６とＰチャンネルＭＯ３ＦＥＴ　４８乞有シ、それ
ぞれのゲート端子は出力点３０に接続している。もう一
つの出力部分４９は第−電界効果型トランジスタ、Ｎチ
ャンネルＭＯＳＦＥＴ５０と、第二電界効果型トランジ
スタ、ＰチャンネルＭＯ３ＦＥＴ　５２につながり、そ
れぞれのゲート端子は出力点３０に結合している０最後
に、出力点３０は電界効果型トランジスタ、Ｎチャンネ
ルＭＯ８ＦＥＴ　５４にも接続している。ＭＯＳＦＥＴ
５４のソース端子は、負の出力電源電圧■ｓｓに接地し
、ドレン端子は第三の出力部分４９の電界効果型トラン
ジスタ、ＮチャンネルＭＯ８ＦＥＴ　５６０ソース端子
に接続している。
出力部１４の第一の出力部分４３に戻ると、ＭＯＳＦＥ
Ｔ　４２のソース端子は入力を受ける湯温−の入力線５
８に接続し、ドレン端子はＭＯＳＦＥＴ４４のドレン端
子と接続している。ＭＯＳＦＥＴ４４のソース端子は正
の出力電源電圧ＶＤＤ及び、バイアス抵抗器６０の一端
と接続している。抵抗器６゜のもう一端は、ＭＯＳＦＥ
Ｔ　４２．４４のドレン端子ＭＯ３Ｆ］ＥＴ３６のゲー
ト端子及びプッシュプル形に配置された電界効果型トラ
ンジスタ、ＮチャンネルＭＯＳＦＥＴ６２のゲート端子
と結合している０Ｍ０３ＦＥＴ　３６と６２のドレン端
子は互いに結合し、ＭＯ８ＦＥＴ６２０ソース端子は接
地している。
第一の出力は、ＭＯＳＦＥＴ　３６と６２のドレン端子
に接続している出力線より得られる。
出力部１４の第二の出力部分４５については、ＭＯＳＦ
ＥＴ４６のソース端子は入カン受ける為第二の入力線６
６に接続し、ドレン端子はＭＯＳＦＥＴ４８のドレン端
子と接続している。ＭＯＳＦＥＴ４８のソース端子は正
の出力電圧ＶＤＤ及びノ（イアス抵抗器６８の一端と接
続している。）（イアス抵抗器６８の他端は電界効果型
トランジスタ、ＭＯＳＦＥＴ４６．４８のドレン端子及
び電界効果型トランジスタ、ＮチャンネルＭＯ３ＦＥＴ
７０のゲート端子と接続している。ＭＯＳＦＥＴ７０の
ソース端子は接地、ドレイン端子は出力線７２とつなが
っている。第二の出力は出力線７２から得られろ０出力
部１４の第三出力部分４９ｙａ′参照すると、ＭＯＳＦ
ＥＴ５０のソース端子は入カン受ける為第三の入力線７
４と結合し、ドレン端子はＭＯＳＦＥＴ５２のドレン端
子と結合している。ＭＯＳＦＥＴ５２のソース端子は接
地している。）くイアス抵抗器７６はＭＯＳＦＥＴ５０
，５２のソース端子乞アースにつなげる。なお、ＭＯＳ
ＦＥＴ５０．５２のドレン端子はプッシュプル配置のＭ
ＯＳＦＥＴ　３８．５６のゲート端子と接続する。ＭＯ
ＳＦＥＴ３８．５６のドレン端子は互いに結合し、ＭＯ
ＳＦＥＴ５６のソース端子はＭＯＳＦＥＴ　５４のドレ
ン端子と結合する０第三出力は、ＭＯＳＦＥＴ３８．５
６のドレン端子に結合している出力線７８から得られる
。
第２図を参照すると、本発明に関わる一つ以上の電圧（
ここではＶｌとＶｚ）ｙ監視する低電圧制御目録の実施
例は広＜　ｌＯＡで表わされている。第２図に多い第１
図と同じ構成要素は同番号で表わす。また出力部１４は
、第１図で述べたのと同様に電気的に接続された同じ構
成要素からなるので、第２図ではその説明を省略する。
第２図の制御部１２Ａは、複数の電圧、ここではＶｌ　
、　Ｖ２　’ａ’監視するように第１図のものを修正し
℃ある。果に監視すべき電ＥＥを増やすには、制御部１
２を第１図から第２図の１２Ａに修正したのと同じ方法
で修正すればよい。電源電圧Ｖｌはツェナーダイオード
１８の陰極に接続している線９０に供給される０ツエナ
ーダイオード１８の陽極はバイアス抵抗器２０暑介して
接地している。なお、ツェナーダイオード１８の陰極は
電界効果型トランジスタ、ＮチャンネルＭＯ８ＦＥＴ　
２２のゲート端子に結合している。ＭＯＳＦＥＴ２２の
ソース端子は接地し、ドレン端子はバイアス抵抗器２４
を介して、正の出力電源電ＥＶＤＤに結合している。
入力線９２は第二電源電圧ｖ２を受ける。ＭＯＳＦＥＴ
２２のドレン端子は電界効果型トランジスタ、Ｐチャン
ネルＭＯＳＦＥＴ２６のゲート端子とも結合している。
ソース端子は正の出力電源電圧に結合し、ドレン端子は
電界効果形トランジスタ、ＰチャンネｙＭＯ３ＦＥＴ９
４に結合している０ＭＯ８ＦＥＴ９４のドレン端子は、
線３２を介して出力点３０に結合し、接地バイアス抵抗
器２８にも結合している。
第二のツェナーダイオード９６は線９２に接続し、陽極
は接地バイアス抵抗器９８に結合し℃いる０更にツェナ
ーダイオード９６の陽極は電界効果型トランジスタ、Ｎ
チャンネルＭＯ８ＦＥＴ１００のゲートに接続している
。ＭＯＳＦＥＴ１００のソース端子は接地し、ドレン端
子はバイアス抵抗器１０２を介して正の出力電源電圧Ｖ
ＤＤに、又ＭＯ３ＦＥＴ９４のゲート端子にも接続して
いる。
第１図の低電圧制御回路１０を作動すると、ツェナーダ
イオード１８の電圧がチップ供給電圧、即ち約５ｖのよ
うな安定動作電圧に対応する電圧ｖ１の最大又は限定電
圧の設定値を与える。電圧ｖｌが安定動作電圧に向って
増大すると、ツェナーダイオード１８は降伏電圧になる
まで導電しない。したがって、ＭＯＳＦＥＴ　２２のゲ
ート端子には電圧が加わらず、ソース端子は接地してい
るので、ＭＯＳＦＥＴ２２はＯＦＦになる。これにより
為ＭＯ８ＦＥＴ　２６のゲート端子はバイアス抵抗器ン
介して高（引かれ、ＭＯＳＦＥＴ　２６　は０ＦＦＫ−
１゜このように、出力点３０の出力は、バイアス抵抗器
２８により℃アースの方に引かれているので、低い。
出力点３０の低出力電圧はＭＯＳＦＥＴ　３４’に低く
引き、ＯＦＦにする０従つ℃、正の出力電源電圧は第三
の出力部分４９のＭＯＳＦＥＴ　３８のソース端子に直
接加わる。出力点３０にある低出力電圧はＭＯＳＦＥＴ
４２，４４のゲート端子にも加わり、ＭＯＳＦＥＴ　４
４をＯＮにし、ＭＯＳＦＥＴ　４２’４ＯＦＦにする。
このように、ＭＯＳＦＥＴ４２は効果的に第一人力線に
開路ケ与え、線５８の入力電圧が出力線６４に伝達され
るのＺ禁じる。ＭＯＳＦＥＴ４４の伝導の結果としての
ドレン端子にある正電圧はＭＯＳＦＥＴ３６．６２　の
ゲー　上端子ｔｌＤｂ’）、ｖｌがＭＯＳＦＥＴ６２の
閾値電圧より高い時は、ＭＯＳＦＥＴ３６をオンし、Ｍ
ＯＳＦＥＴ６２をＯＦＦにする。ＭＯＳＦＥＴ６２が導
電すると、ドレン端子ひいては出力線６４がアースに引
っばられ、入力線５８にある入力電圧の太きさや状態に
かかわらず、出力線６４に［安全な低プッシュプル出カ
］乞与える。ちなみに、ＭＯＳＦＥＴ３４がＯＦＦにな
っているので、正の電源電圧が出力線６４に到達するの
が防がれる。
同様に、出力点３０にある低電圧がＭＯ３ＦＥＴ４８Ｙ
ＯＮにし、ＭＯＳＦＥＴ　４６ｖＯＦＦＫｆ　る。
ＭＯＳＦＥＴ　４６は第二人力線６６に効果的に開路Ｚ
与え、線６６の入力電圧が出力線７２に伝達されるのを
禁じる。ＭＯＳＦＥＴ　４８のドレン端子にある正電圧
はＭＯＳＦＥＴ　７０のゲート電圧に供給サレ、ＯＮ　
に−ｊる。ＭＯＳＦＥＴ７０がＯ１４になると、ドレン
端子ひいては出力線７２がアースの方に引かれ、第二の
「安全低量ドレン出力」ｌ出力線に、入力線６６の入力
電圧の大きさや状態にかかわらずに、与える。
また、出力点３０の低電圧はＭＯＳＦＥＴ５２もＯＮに
し、ＭＯＳＦＥＴ５２のドレン端子をアースの方に引っ
ばり、ＭＯＳＦＥＴ５０をＯＦＦにし、入力線７４０入
力電圧が出力線７８に伝わるのを防ぐ。
ゲート端子が低く引っばられ、ＭＯＳＦＥＴ　３８はＯ
Ｎになり、正の出力電源電圧”ＤＤ（高い）２出力線７
８に供給する。このようにして「安全高ブツシュプル出
力」が出力線７８に供給される。
ＭＯＳＦＥＴ５６．５４のゲート端子にある低電圧はそ
れらをＯＦＦにし、アースＶＳＳ　Ｙ出カフ８から隔離
するのｔ保護する二重レベルを与えるＯｖｌが増大して
ツェナーダイオードの降伏電圧にまでなると、ツェナー
ダイオードは導電し抵抗器２０を流れる電流がＭＯＳＦ
ＥＴ２２のゲート端子に正電圧ン供給し、ＭＯＳＦＥＴ
２２をＯＮにする。
すると、ＭＯＳＦＥＴ２６のゲート端子がアースの方に
引かれ、ＭＯＳＦＥＴ２６ｙＯＮにする。これにより、
出力点３０の出力に高くなる。
出力点３０にある高出力がＭＯ３ＦＥＴ３４乞ＯＮにし
てＭＯＳＦＥＴ３６のソース端子に高出力を供給する。
更に、出力点３０　ノ高出力ｔ！ＭＯ３ＦＥＴ　４２−
ＹＯＮにし、ＭＯ８ＦＥＴ４４馨ＯＦＦにする。このよ
うにして、入力線５８の入力はＭＯＳＦＥＴ３６　。
６２のゲート端子に供給される。もし入力線５８０入力
が低いと、ＭＯＳＦＥＴ　６２のゲート端子は低くバイ
アスをかけられ、ＭＯＳＦＥＴ６２をＯＦＦにする。し
かしＭＯＳＦＥＴ　３６のゲート端子には低い電圧があ
るので、それｇＯＮにし〜ＶＤＤという形の高い出力を
出力線６４に伝達する。これに反して、入力線５８の入
力が高ければ、ＭＯＳＦＥＴ３６のゲート端子が高くバ
イアスをかけられ、ＭＯＳＦＥＴ３６ＹＯＦＦにする。
しかしＭＯＳＦＥＴ６２のゲート端子に高出力があるの
で、出力線６４をアースの方に引っばり出力線６４に低
出力を与える。このようにして、出力部１４の第一出力
部分はインバーターとして機能ン果て。
第二出力部分については、出力点３０に高い出力がアル
ド、ＭＯＳＦＥＴ４６はＯＮ、ＭＯＳＦＥＴ４８はＯＦ
Ｆになる。従って入力線６６の入力はＭＯＳＦＥＴ７０
に供給される。入力線６６の入力が低ければ、ＭＯＳＦ
ＥＴ７０のゲート端子が低くバイアスをかけられＭＯＳ
ＦＥＴ７０はＯＦＦになり、高いインピーダンス出方を
出す。逆に入力線６６の入力が高ければ、ＭＯＳＦＥＴ
７０（７）ゲート端子は高いバイアスをかけられ、ＭＯ
ＳＦＥＴ７０４ＯＮにし、ドレイン端子と出力線７２Ｙ
７−スの方に引っばり７２に低出力を供給する。このよ
うに出力部１４の第二出力部分４５は、開ドレン出力イ
ンバーターの機能を果す。
第三出力部分４９につい℃は、出力点３０の高出力がＭ
Ｏ３ＦＥＴ５４’！ａ−ＯＮにし、低出力電源電圧を出
力バッファＭＯ３ＦＥＴ５６に到達させる。出力点３０
に存在する高出力はＭＯＳＦＥＴ　５０ｗ０Ｎに、ＭＯ
ＳＦＥＴ　５６ＹＯＦＦにする。入力線７４０入力が低
ければ、ＭＯＳＦＥＴ３８のゲート端子は低（バイアス
をかけられＭＯＳＦＥＴ３８ｖＯＮにし、ＭＯＳＦＥＴ
　５６のゲート端子は低くバイアスケカケラレ、ＭＯＳ
ＦＥＴ　５６ｙａ＝ＯＦＦＫｆる。
このようにして、出力線７８はＭＯＳＦＥＴ　３８から
ｖｌという形で高電圧を受ける。これに反して、入力線
７４の入力が高ければ、ＭＯ８ＦＥＴ３Ｂのゲート端子
は高いバイアスンかけられ、ＭＯＳＦＥＴ３８　Ｙ　０
ＦＦＫ　ｊ　ルＯＭＯＳ　ＦＥＴ　５６　（７’）　ケ
ート端子に高い出力があるので、ＭＯＳＦＥＴ５６はＯ
Ｎになり出力線７８Ｙアースの方に引っばり出方線７８
に低出力を出す。このように出力部１４の第三出力部分
もまたインバーターの機能を果す。
第２図に示された低電圧制御回路１０Ａの出力部１４の
動作は、第１図に述べられたのと同じなので、第２図の
入力部１２Ａの動作のみ説明する。入力部１２Ａに関し
ては、ｖｌとｖ２がツエーナーダイオード１８．９６の
それぞれの設定値や降伏電圧より近い範囲で増大すると
、ＭＯＳＦＥＴ２２，１００はＯＦＦのままで、ＭＯＳ
ＦＥＴ　２６．９４のゲート端子をバイアス抵抗器２４
，１０２ｙａ−介して高く引き、ＭＯＳＦＥＴ　２６，
９４−ｋＯＦＦ　　Ｋ−ｆる。従って出力点３０はバイ
アス抵抗器２８によりアースの方に低く引っばられる。
ｖｌとｖｚが所定の限定電圧、すなわち、ツェナーダイ
オード１８．９６の設定値にまで増大すると、出力点３
０の出力は高くなる。従つ”Ｃ１”ＤＤという形の高出
力が出力点３０に現われる。ｖｌとｖ２両方共がツェナ
ーダイオードの設定値に達するまでは、ＭＯ８ＦＥ、Ｔ
２６．９４が導電しないので、−低いままでいる。
出力点３０は電流制限抵抗器２８を介して低く引っばら
れろ。
制御部における電源電圧の数ケ自由に増しても良いし、
出力部の入力・出力の数も自由に増して良い。またＶｌ
　ｖ　Ｖ２　Ｙ同一のものとしＣ１ＶＤＤとしても良い
。更に低電圧制御回路の集積回路部品の代わりに離散系
低電圧制御回路を提供する為、離散系部品を使っても良
い。更にまた電圧制限手段、すなわち、ツェナーダイオ
ードの代わりに、集積回路部品、すなわち複数の直列系
ＭＯ８ＦＥＴを使用しても良い。
本発明におい℃種々の変更が明細書に記載され、後に請
求するこの発明の精神と範囲とに反することなくなされ
ることが、当業者には明白であろう。
【図面の簡単な説明】
第１図は一つの監視すべき電圧（Ｖｘ）Ｙ受け、一つま
たはそれ以上の入力電圧のある本発明に関わる低電圧制
御回路の一実施例の概略回路図であり、第２図は本発明
の低電圧制御回路の他の実施例の概略回路図で、監視す
べき電圧が複数（■１゜ｖ２）であり、入力電圧が一つ
またはそれ以上の場合である。 １０．ＩＯＡ・・・低電圧制御目録、１２・・・制御部
、１４・・・出力部、１６・・・供給線、１８．９６・
・・ツェナーダイオード、２０．２４，２８，６０．６
８，７６．９８゜１０２・・・バイアス抵抗器、２２，
３４，４２，４６，５０゜５４．５６，６２，７０，１
００・・・ＮチャンネルＭＯＳＦＥＴ。 ２６．３６，３８，４４．４８，５２．９４・・・Ｐチ
ャンネルＭＯ３ＦＥＴ、３０・・・出力点、４３・・・
第−出力部分、４５・・・第二出力部分、４９・・・第
三出力部分、５８゜６６．９２・・・入力線、７２，６
４．７８・・・出力線、３２．　′６６．９０．９２・
・・線。 （外５名） 区’ｉｆｉσ浄書（内＠１；変更ない 手続補正書 昭和　２／年　上方　２　日 ２、発明の名称 （ｌＣ４ヒｆε　乍り了声ｐｃフエ各 ６、補正をする者 事件との関係　　特許出願人 住所 石　像！ｆ、　　ｔ’ｙ　トネイ、ホ゛°クス”・イン
コー千°レーデノド４、代理人 ５、補正の対象

Claims (22)

    【特許請求の範囲】
  1. （１）少くとも一つの監視すべき電圧が、閾値電圧を越
    え、所定の限界電圧より低い時、 少くとも一つの出力端子を入力の状態にかかわらず既知
    の状態に維持する低電圧制御回路において、 監視すべき電圧が所定の限界電圧より低い時に、非活動
    出力電圧を供給する制御手段と、 前記制御手段に電気的に連結していて、前記制御手段か
    ら非活動出力電圧を受け、又少くとも一つの入力電圧を
    受ける出力手段とから構成され、前記出力手段が、非活
    動出力電圧に応じて、監視すべき電圧が、前記制御手段
    が、出力端子の電圧状態を入力の状態によつて制御する
    ことを可能にするように、前記出力手段に活動出力電圧
    を与える所定の限界電圧に達するまで、出力端子を既知
    の電圧状態にする為に、非活動化されることを特徴とす
    る低電圧制御回路。
  2. （２）前記制御手段が、所定限界電圧を制定する電圧制
    限手段を含むことを特徴とする、特許請求の範囲第１項
    に記載の低電圧制御回路。
  3. （３）前記電圧制限手段がツェナーダイオードιを含む
    ことを特徴とする特許請求の範囲第２項に記載の低電圧
    制御回路。
  4. （４）前記制御手段が、少くとも一つの電界効果形トラ
    ンジスタ手段を含むことを特徴とする特許請求の範囲第
    １項に記載の低電圧制御回路。
  5. （５）前記制御手段が、第一の電界効果形トランジスタ
    手段と第二の電界効果形トランジスタ手段を有し、前記
    第一の電界効果形トランジスタ手段が、非活動出力電圧
    を与える為に前記第二の電界効果形トランジスタ手段と
    電気的に接続されていることを特徴とする、特許請求の
    範囲第１項に記載の低電圧制御回路。
  6. （６）前記出力手段がプッシュプル配置に電気的に接続
    された一対の電界効果形トランジスタ手段を有する、特
    許請求の範囲第１項に記載の低電圧制御回路。
  7. （７）前記出力手段が、前記制御手段からの非活動出力
    信号の供給により入力信号を前記一対の電界効果形トラ
    ンジスタ手段に伝えることを禁じるスイッチ手段を含む
    ことを特徴とする、特許請求の範囲第６項に記載の低電
    圧制御回路。
  8. （８）前記出力手段が、第二のプッシュプル配置に電気
    的に接続された第二の一対の電界効果形トランジスタ手
    段と、前記制御手段からの非活性出力信号の供給により
    第二の入力信号を前記第二の一対の電界効果形トランジ
    スタ手段に伝えることを禁じる第二のスイッチ手段を含
    むことを特徴とする、特許請求の範囲第７項に記載の低
    電圧制御回路。
  9. （９）前記出力手段が、出力電界効果形トランジスタ手
    段と、前記制御手段からの非活動出力信号の供給により
    入力信号を前記出力電界効果形トランジスタ手段に伝え
    ることを禁じる第三のスイッチ手段を含むことを特徴と
    する特許請求の範囲第７項に記載の低電圧制御回路。
  10. （１０）前記制御手段が、複数の電圧制限手段を有し、
    前記各電圧制限手段が、監視すべき電圧が前記電圧制限
    手段で制定された所定の限界電圧より低い時に非活動出
    力電圧を供給する為の電界効果形トランジスタ手段に電
    気的に接続されていることを特徴とする、特許請求の範
    囲第２項に記載の低電圧制御回路。
  11. （１１）前記制御手段が、前記制御手段からの活動出力
    電圧がある時に前記出力手段に電圧を供給する為の出力
    電圧の状態に対応するスイッチ手段を含むことを特徴と
    する、特許請求の範囲第１項に記載の低電圧制御回路。
  12. （１２）少くとも一つの監視すべき電圧が閾値電圧を越
    え、所定の限界電圧より低い時、少くとも一つの出力端
    子を入力の状態にかかわらず既知の状態に維持する低電
    圧制御回路において、 監視すべき電圧が所定の限界電圧より低い時に、非活動
    出力電圧を供給する制御手段と、 前記制御手段に電気的に連結していて、前記制御手段か
    ら非活動出力電圧を受け、又少くとも一つの入力電圧を
    受ける出力手段とから構成され、前記出力手段が、非活
    動出力電圧に応じて、監視すべき電圧が、前記制御手段
    が出力端子の電圧状態を入力の状態によつて制御するこ
    とを可能にするように、前記出力手段に活性出力電圧を
    与える所定の限界電圧に達するまで、出力端子を既知の
    電圧状態にする為に、 非活動化され、 前記制御手段が、所定の限界電圧を制定する電圧制限手
    段と非活動出力電圧を供給する為に前記電圧制限手段に
    電気的に接続されている制御電界効果形トランジスタ手
    段を有し、 前記出力手段が、出力電界効果形トランジスタ手段と、
    前記制御手段からの非活動出力信号のある時は、入力信
    号を前記出力電界効果形トランジスタ手段に伝えること
    を禁じるスイッチ手段を含むことを特徴とする低電圧制
    御回路。
  13. （１３）前記制御電界効果形トランジスタ手段が、互い
    に、そして前記電圧制限手段とに電気的に接続されてい
    る第一の電界効果形トランジスタと第二の電界効果形ト
    ランジスタを含み、 前記出力電界効果形トランジスタがプッシュプル配置に
    電気的に接続されている一対の電界効果形トランジスタ
    を含んでいることを特徴とする、特許請求の範囲第１２
    項に記載の低電圧制御回路。
  14. （１４）前記出力手段が、第二のプッシュプル配置に電
    気的に接続された第二の一対の電界効果形トランジスタ
    手段と、前記制御手段からの非活性出力信号のある時は
    、第二の入力信号を前記第二の一対の電界効果形トラン
    ジスタ手段に伝えることを禁じる第二のスイッチ手段を
    含むことを特徴とする、特許請求の範囲第１３項に記載
    の低電圧制御回路。
  15. （１５）前記制御手段が、複数の電圧制限手段を有し、
    前記各電圧制限手段が、監視すべき電圧が前記電圧制限
    手段で制定された所定の制限電圧より低い時に、非活動
    出力電圧をその電圧に応じて供給する為の電界効果形ト
    ランジスタ手段に電気的に接続されていることを特徴と
    する、特許請求の範囲第１２項に記載の低電圧制御回路
    。
  16. （１６）前記出力手段が第三の電界効果形トランジスタ
    手段と、前記制御手段からの非活性出力信号の供給によ
    り入力信号を前記第三の電界効果形トランジスタ手段に
    伝えることを禁じる第三のスイッチ手段とを有する、特
    許請求の範囲第１４項に記載の低電圧制御回路。
  17. （１７）少くとも一つの監視すべき電圧が所定の限界電
    圧より低く、閾値電圧より高い時、少くとも一つのディ
    ジタル出力を入力の状態にかかわらず既知の状態に維持
    する方法で、 所定の制限電圧を制定する手段と、 所定のしきい値を制定する手段と、 監視すべき電圧が所定の制限電圧より低い時に少くとも
    一つの電圧が非活動信号を供給するように監視する手段
    と、 非活動信号の存在する時に入力の伝達を禁じる手段と、 監視すべき電圧が所定の閾値電圧を越え、所定の限界電
    圧より低い時に非活動信号のある時は、出力信号を既知
    の状態に切換える手段と、 監視すべき電圧が所定の限界電圧に達するまで出力信号
    を維持する手段とからなる方法。
  18. （１８）前記切り換え手段が、非活動信号の存在する時
    に、複数の出力を既知の状態に切り換えることを含むこ
    とを特徴とする、特許請求の範囲第１７項に記載の方法
    。
  19. （１９）複数の監視の為の電圧を与える手段を含む、特
    許請求の範囲第１７項に記載の方法。
  20. （２０）複数の入力信号を出す手段と、 非活動信号の存在する時に、前記複数の入力信号の伝達
    を禁止する手段とを含む、特許請求の範囲第１７項に記
    載の方法。
  21. （２１）監視すべき電圧のそれぞれに、所定の限界電圧
    を制定する手段を含む、特許請求の範囲第１７項に記載
    の方法。
  22. （２２）監視すべき電圧が所定の限界電圧に達するまで
    、それぞれの出力信号を既知の状態に維持することを含
    む、特許請求の範囲第２１項に記載の方法。
JP61054564A 1985-03-12 1986-03-12 低電圧制御回路 Pending JPS61257016A (ja)

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