JPS61255585A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61255585A JPS61255585A JP60096889A JP9688985A JPS61255585A JP S61255585 A JPS61255585 A JP S61255585A JP 60096889 A JP60096889 A JP 60096889A JP 9688985 A JP9688985 A JP 9688985A JP S61255585 A JPS61255585 A JP S61255585A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- pulse
- input signal
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関する。
本発明は半導体記憶装置におｉて、入力信号変化検出信
号のパルス幅を通常使用するサイクルタイム以上に拡張
した信号を作成し、読み出された内部記憶データをラッ
チホールドする制御信号とすることにより、通常使用す
るサイクルタイムでは、データラッチ回路のタイミング
回路を簡単化し、余分な動作を排除したものである。
号のパルス幅を通常使用するサイクルタイム以上に拡張
した信号を作成し、読み出された内部記憶データをラッ
チホールドする制御信号とすることにより、通常使用す
るサイクルタイムでは、データラッチ回路のタイミング
回路を簡単化し、余分な動作を排除したものである。
従来、第２図に示されるように、データラッチホールド
回路は、入力信号の変化を検出しデータを読み出し期間
に対して少し余裕を持ってパルス幅を作っていた。
回路は、入力信号の変化を検出しデータを読み出し期間
に対して少し余裕を持ってパルス幅を作っていた。
〔発明が解決しようとする問題点及び目的〕しかし、従
来のデータラッチ命令回路は、データが読み出せる期間
に対して連動してパルス＠を作っていたため、このパル
ス幅を作るために擬似的にデータを読み出すに十分な時
間を作るのに苦労していた。この時間設定は短すぎると
本来のデータをラッチホールド不可能となり５期間設定
のため初期設定も必要であった。
来のデータラッチ命令回路は、データが読み出せる期間
に対して連動してパルス＠を作っていたため、このパル
ス幅を作るために擬似的にデータを読み出すに十分な時
間を作るのに苦労していた。この時間設定は短すぎると
本来のデータをラッチホールド不可能となり５期間設定
のため初期設定も必要であった。
そこで２本発明は従来の問題点を解決するため、上記デ
ータラッチクロックを簡＊に作成することを目的として
いる。
ータラッチクロックを簡＊に作成することを目的として
いる。
上記問題点を解決するために本発明の半導体記憶装置で
は、入力信号変化検出回路からの出力を動作保証する最
少データ読み出しサイクルタイムより長くするパルス幅
拡張回路を持ち、該パルス幅拡張回路出力信号により、
読みだされた内部記憶データをラッチホールドする制御
を行なうことを特徴とする。
は、入力信号変化検出回路からの出力を動作保証する最
少データ読み出しサイクルタイムより長くするパルス幅
拡張回路を持ち、該パルス幅拡張回路出力信号により、
読みだされた内部記憶データをラッチホールドする制御
を行なうことを特徴とする。
上記の様に構成された半導体記憶装置では通常使用する
データ読み出しサイクルではデータをラッチホールドす
る必要がなく、データは読み出しそのままに出力され、
何回から読み出しが終了した後、つまり入力信号が変化
しなくなってから一定期間ｖｋ［データをホールドする
ことになり回路を安定に簡琳ｖｃ作ることができる。
データ読み出しサイクルではデータをラッチホールドす
る必要がなく、データは読み出しそのままに出力され、
何回から読み出しが終了した後、つまり入力信号が変化
しなくなってから一定期間ｖｋ［データをホールドする
ことになり回路を安定に簡琳ｖｃ作ることができる。
〔実施９ｉ１１ ）
以下に本発明の実施列を図面にもとずｉて説明する。第
１図において、入力信号は入力バッファ１を通過し、入
力変「ヒ検出回路２により入力変化点でパルスを発生し
、パルス幅拡張回路８Ｖｃより通常使用されるデータ読
み出しサイクル期間より 。
１図において、入力信号は入力バッファ１を通過し、入
力変「ヒ検出回路２により入力変化点でパルスを発生し
、パルス幅拡張回路８Ｖｃより通常使用されるデータ読
み出しサイクル期間より 。
長いパルスに拡張される。また人力バッファ１を通過し
た入力信号はアドレスデコーダ４によりメモリ領１５の
中でアドレスによって指定されたデータは、入力変化検
出回路出力２の出力によってデータ読み出すタイミング
を発生するタイミング回路８により、センス回路６を通
り読み出されデータラッチ回路７によりラッチされる。
た入力信号はアドレスデコーダ４によりメモリ領１５の
中でアドレスによって指定されたデータは、入力変化検
出回路出力２の出力によってデータ読み出すタイミング
を発生するタイミング回路８により、センス回路６を通
り読み出されデータラッチ回路７によりラッチされる。
ここでデータラッチ回路は、パルス幅拡張回路８により
通常使用するデータ読み出しサイクルより長いパルスに
より制御され、通常読み出しサイクルでは常に書き込み
状態となりホールド状態とはならないまま出力される。
通常使用するデータ読み出しサイクルより長いパルスに
より制御され、通常読み出しサイクルでは常に書き込み
状態となりホールド状態とはならないまま出力される。
入力変化が終了して一定期間後データラッチ回路は、ホ
ールドされる。
ールドされる。
帆８図は、本発明第１図で示した入力変化検出回路２の
具体的実施例である。
具体的実施例である。
１２．１３？！インバータ、１４は容ｔ、１５は１０１
回路でありＩＯＲ回路は入力信号１６そのままと、イ／
パータ及び容量により遅れた信号１７が入力され、入力
変化点でパルス１５を発生する。
回路でありＩＯＲ回路は入力信号１６そのままと、イ／
パータ及び容量により遅れた信号１７が入力され、入力
変化点でパルス１５を発生する。
第４図は１本発明第１図で示したパルス幅拡張回路３の
具体的実施例である。入力変ｆヒ検出パルス１８ｕＮチ
ャンネルトランジスタ加のゲートに入力される。 １９
はＰチャンネルトランジスタで負荷抵抗として使用し、
コンデンサ２１とＰチャンネルＭＯ８抵抗で設定される
時定数をサイクルタイムより長くとり、入力変化検出パ
ルスによって駆動される田のＮチャンネルトランジスタ
とコンデンサ２Ｉの時定数を十分少さくとることにより
、コンデンサ２１の電位は、入力変化パルスがあった場
合マイナスｌ［ｌｌＫチャージされ、一定期間後プラス
側に移行する。この変化１＆：Ｐチャンネルトランジス
タ２１とＮチャンネルトランジスタｎにより構成される
コンパレータにより、サイクルタイムより長匹パルス幅
出力を簡単ｖｃｆ′１１″ることかできる。
具体的実施例である。入力変ｆヒ検出パルス１８ｕＮチ
ャンネルトランジスタ加のゲートに入力される。 １９
はＰチャンネルトランジスタで負荷抵抗として使用し、
コンデンサ２１とＰチャンネルＭＯ８抵抗で設定される
時定数をサイクルタイムより長くとり、入力変化検出パ
ルスによって駆動される田のＮチャンネルトランジスタ
とコンデンサ２Ｉの時定数を十分少さくとることにより
、コンデンサ２１の電位は、入力変化パルスがあった場
合マイナスｌ［ｌｌＫチャージされ、一定期間後プラス
側に移行する。この変化１＆：Ｐチャンネルトランジス
タ２１とＮチャンネルトランジスタｎにより構成される
コンパレータにより、サイクルタイムより長匹パルス幅
出力を簡単ｖｃｆ′１１″ることかできる。
本発明は２以上説明したように２通常使用される最少デ
ータ読み出しサイクルタイムより長いパルスを作り、デ
ータラッチホールド制御することにより、回路を簡単に
することができる。
ータ読み出しサイクルタイムより長いパルスを作り、デ
ータラッチホールド制御することにより、回路を簡単に
することができる。
第１図は本発明の半導体記憶装置のブロック図！２図は
従来の半導体記憶装置のブロック図第８図は本発明の入
力変化検出回路の具体的実施例図 第４図は本発明のパルス幅拡張回路の具体的実施例図 第５図は本発明での入力変化検出回路とパルス幅拡張回
路のタイミング図 ２・・・入力変化検出回路 ８・・・パルス幅拡張回路 ７・−Φデータラッチ回路 以上
従来の半導体記憶装置のブロック図第８図は本発明の入
力変化検出回路の具体的実施例図 第４図は本発明のパルス幅拡張回路の具体的実施例図 第５図は本発明での入力変化検出回路とパルス幅拡張回
路のタイミング図 ２・・・入力変化検出回路 ８・・・パルス幅拡張回路 ７・−Φデータラッチ回路 以上
Claims (1)
- 半導体記憶装置において、入力信号変化検出回路及び
該入力信号変化検出回路出力信号を、動作保証する最少
データ読み出しサイクルタイムより長くするパルス幅拡
張回路を持ち、該パルス幅拡張回路出力信号により、読
みだされた内部記憶データをラッチホールドする制御を
行なうことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60096889A JPS61255585A (ja) | 1985-05-08 | 1985-05-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60096889A JPS61255585A (ja) | 1985-05-08 | 1985-05-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61255585A true JPS61255585A (ja) | 1986-11-13 |
Family
ID=14176951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60096889A Pending JPS61255585A (ja) | 1985-05-08 | 1985-05-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61255585A (ja) |
-
1985
- 1985-05-08 JP JP60096889A patent/JPS61255585A/ja active Pending
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