JPS6124257A - 固体デバイス素子 - Google Patents
固体デバイス素子Info
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- JPS6124257A JPS6124257A JP14425484A JP14425484A JPS6124257A JP S6124257 A JPS6124257 A JP S6124257A JP 14425484 A JP14425484 A JP 14425484A JP 14425484 A JP14425484 A JP 14425484A JP S6124257 A JPS6124257 A JP S6124257A
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- chip
- resin
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
- H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
- H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＭＯＳメモリ、バブルメモリ等の電極部の腐蝕
を防止して信頼性向上を可能とする固体デバイス素子に
関するものである。
を防止して信頼性向上を可能とする固体デバイス素子に
関するものである。
従来、プリント基板の一部に凹部を形成し、この中にバ
ブルメモリ素子等のチップを配置し、チップ周辺上に形
成された電極部とプリント基板上に形成された電極部と
をボンディングワイヤで接続し、チップおよび接続細分
をレジ／でモールドするようＫした固体デバイス素子は
知られている（例えば特開昭５３−７８１３０号公報）
。
ブルメモリ素子等のチップを配置し、チップ周辺上に形
成された電極部とプリント基板上に形成された電極部と
をボンディングワイヤで接続し、チップおよび接続細分
をレジ／でモールドするようＫした固体デバイス素子は
知られている（例えば特開昭５３−７８１３０号公報）
。
このような固体デバイス素子においては、チップの表面
、チップ表面と電極部との界面、チップとレジンとの界
面、電極部とレジンとの界面、プリント基板の電極部と
レジンとの界面およびレジンに含まれるｃｔ、ｃｔ−等
のハロゲン、およびレジン中のアルカリ等により、その
含有濃度にもよるが、チップ上の電極部が腐蝕されるこ
とがおる。例えば、Ｃｔが３０〜３００ｐｐｍ、水分が
１１０００ｐｐ以上およびＮａが０．３〜１５ｐｐｍ含
まれると電極部が腐蝕される。
、チップ表面と電極部との界面、チップとレジンとの界
面、電極部とレジンとの界面、プリント基板の電極部と
レジンとの界面およびレジンに含まれるｃｔ、ｃｔ−等
のハロゲン、およびレジン中のアルカリ等により、その
含有濃度にもよるが、チップ上の電極部が腐蝕されるこ
とがおる。例えば、Ｃｔが３０〜３００ｐｐｍ、水分が
１１０００ｐｐ以上およびＮａが０．３〜１５ｐｐｍ含
まれると電極部が腐蝕される。
本発明はこのような点に鑑みてなされたもので、その目
的とするところは、チップ上の電極部が腐蝕せず信頼性
が向上する固体デバイス素子を提供することにある。
的とするところは、チップ上の電極部が腐蝕せず信頼性
が向上する固体デバイス素子を提供することにある。
本発明はこのような目的を達成するために、チップ表面
およびチップと電極部との界面のＦ濃度を０．０５〜１
０ｐｐｍ、 ｃ を濃度を０．５〜１０ｐｐｍとし、か
つモールドするレジン中のＦ濃度を０．０１〜０．３ｐ
ｐｍ、ｃｔ濃度を３〜ｌＯｐｐｍとしたものである。
およびチップと電極部との界面のＦ濃度を０．０５〜１
０ｐｐｍ、 ｃ を濃度を０．５〜１０ｐｐｍとし、か
つモールドするレジン中のＦ濃度を０．０１〜０．３ｐ
ｐｍ、ｃｔ濃度を３〜ｌＯｐｐｍとしたものである。
以下、本発明を実施例にもとすいて詳細に説明する。
第１図は本発明に係る固体デバイス素子を磁気バブルメ
モリ素子に適用した実施例の平面図、第２図はその■−
■断面図である。図において、１は銅箔の配線パターン
２が形成されたガラスエポキシからなるプリント基板、
３はプリント基板１の中央部に形成された凹部内に収容
された磁気バブルメモリ素子のチップ、４はチップ３の
周辺部上面に配列されたアルミニウム等からなる電極部
、５はプリント基板１の凹部内に露出した配線パターン
２の先端部からなる電極部、６はプリント基板１の外部
周辺部に配列された外部接続用の端子、７は電極部４と
５を接続する金等からなるボンディングワイヤ、８はプ
リント基板１の凹部内に充填して内部に収容された部品
をシールしモールドするレジン、９は凹部を覆うべくプ
リント基板１に固着された蓋である。なお、第１図には
レジン８および蓋９は示してない。
モリ素子に適用した実施例の平面図、第２図はその■−
■断面図である。図において、１は銅箔の配線パターン
２が形成されたガラスエポキシからなるプリント基板、
３はプリント基板１の中央部に形成された凹部内に収容
された磁気バブルメモリ素子のチップ、４はチップ３の
周辺部上面に配列されたアルミニウム等からなる電極部
、５はプリント基板１の凹部内に露出した配線パターン
２の先端部からなる電極部、６はプリント基板１の外部
周辺部に配列された外部接続用の端子、７は電極部４と
５を接続する金等からなるボンディングワイヤ、８はプ
リント基板１の凹部内に充填して内部に収容された部品
をシールしモールドするレジン、９は凹部を覆うべくプ
リント基板１に固着された蓋である。なお、第１図には
レジン８および蓋９は示してない。
この磁気バブルメモリ素子を製造するに際し、ｊｌＪン
ト基板１の凹部内にチップ３を収容し、ボンディングワ
イヤ７で電極部４と５の間を配線した後、レジン８をモ
ールドする前に、チップ３の平面、チップ３と電極部４
との界面のＦ（フッ素）濃度を０．０５〜１０ｐｐｍ
、ＣＬＣ塩素）濃度を０．５〜ｉｏｐｐｍにする１次い
で凹部にレジン８を充填して硬化さ−せるが、このレジ
ン８中のＦ濃度を０．０１〜０．３ｐｐｍ、ｃｔ濃度を
３〜１０ｐ１ｍにしておく。以上の値はすべて重量比で
ある。このような素子を室温で通常の大気中での湿度状
態から６０℃で湿度９５Ｘまでの範囲内でテストした結
果、電極部４が腐蝕せず長時間正常に動作することが確
認された。
ト基板１の凹部内にチップ３を収容し、ボンディングワ
イヤ７で電極部４と５の間を配線した後、レジン８をモ
ールドする前に、チップ３の平面、チップ３と電極部４
との界面のＦ（フッ素）濃度を０．０５〜１０ｐｐｍ
、ＣＬＣ塩素）濃度を０．５〜ｉｏｐｐｍにする１次い
で凹部にレジン８を充填して硬化さ−せるが、このレジ
ン８中のＦ濃度を０．０１〜０．３ｐｐｍ、ｃｔ濃度を
３〜１０ｐ１ｍにしておく。以上の値はすべて重量比で
ある。このような素子を室温で通常の大気中での湿度状
態から６０℃で湿度９５Ｘまでの範囲内でテストした結
果、電極部４が腐蝕せず長時間正常に動作することが確
認された。
以上の数値範囲の条件の磁気バブルメモリ素子によると
、従来４０％程度であった歩留が９５９ａ度に向上した
。
、従来４０％程度であった歩留が９５９ａ度に向上した
。
以上の実施例は磁気バブルメモリ素子について説明した
が、ＭＯＳメモリ素子等ほかの固体デバイス素子にも適
用することができる。
が、ＭＯＳメモリ素子等ほかの固体デバイス素子にも適
用することができる。
このように本発明に係る固体デバイス素子によると、チ
ップ表面およびチップと電極部との界面（ＤＦ＠ｇを０
．０５〜１０ｐｐｍ、 Ｃ１濃度を０．５〜１０ｐｐｍ
とし、かつモールドレジン中のＦ濃度を０．ｏ１〜ｏ、
ａｐｐｍ、 ＣＬ濃度を３−７ ｔｏｐｐｍとすること
により、チップ上の電極部の腐蝕を防止することができ
、長時間動作可能となって信頼性の向上がはかれる効果
がある。
ップ表面およびチップと電極部との界面（ＤＦ＠ｇを０
．０５〜１０ｐｐｍ、 Ｃ１濃度を０．５〜１０ｐｐｍ
とし、かつモールドレジン中のＦ濃度を０．ｏ１〜ｏ、
ａｐｐｍ、 ＣＬ濃度を３−７ ｔｏｐｐｍとすること
により、チップ上の電極部の腐蝕を防止することができ
、長時間動作可能となって信頼性の向上がはかれる効果
がある。
第１図は本発明に係る固体デバイス素子の一実７１例の
平面図、第２図はそのＵ−ｎ断面図である。 １・・・・プリント基板、３１＠・チップ、４．５ｅ＊
＠番電極部、７・・・・ボンディングワイヤ、８・―・
命レジン。 代理人 弁理士 高 橋 明 夫 第２図
平面図、第２図はそのＵ−ｎ断面図である。 １・・・・プリント基板、３１＠・チップ、４．５ｅ＊
＠番電極部、７・・・・ボンディングワイヤ、８・―・
命レジン。 代理人 弁理士 高 橋 明 夫 第２図
Claims (1)
- プリント基板の凹部にチップを収容し、レジンを凹部
に充填してモールドする固体デバイス素子において、前
記チップの表面およびチップとチップ上の電極部との界
面のＦ濃度を０．０５〜１０ｐｐｍ、ｃｌ濃度を０．５
〜１０ｐｐｍとし、かつ前記レジン中のＦ濃度を０．０
１〜０．３ｐｐｍ、Ｃｌ濃度を３〜１０ｐｐｍとしたこ
とを特徴とする固体デバイス素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14425484A JPS6124257A (ja) | 1984-07-13 | 1984-07-13 | 固体デバイス素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14425484A JPS6124257A (ja) | 1984-07-13 | 1984-07-13 | 固体デバイス素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6124257A true JPS6124257A (ja) | 1986-02-01 |
Family
ID=15357820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14425484A Pending JPS6124257A (ja) | 1984-07-13 | 1984-07-13 | 固体デバイス素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6124257A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656857A (en) * | 1994-05-12 | 1997-08-12 | Kabushiki Kaisha Toshiba | Semiconductor device with insulating resin layer and substrate having low sheet resistance |
| JP2008254608A (ja) * | 2007-04-05 | 2008-10-23 | Asmo Co Ltd | ワイパ装置 |
| JP2008254609A (ja) * | 2007-04-05 | 2008-10-23 | Asmo Co Ltd | ワイパ装置 |
| EP2043147A3 (en) * | 2007-09-28 | 2010-04-28 | Shin-Etsu Chemical Co., Ltd. | Automotive electric/electronic package |
-
1984
- 1984-07-13 JP JP14425484A patent/JPS6124257A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656857A (en) * | 1994-05-12 | 1997-08-12 | Kabushiki Kaisha Toshiba | Semiconductor device with insulating resin layer and substrate having low sheet resistance |
| JP2008254608A (ja) * | 2007-04-05 | 2008-10-23 | Asmo Co Ltd | ワイパ装置 |
| JP2008254609A (ja) * | 2007-04-05 | 2008-10-23 | Asmo Co Ltd | ワイパ装置 |
| EP2043147A3 (en) * | 2007-09-28 | 2010-04-28 | Shin-Etsu Chemical Co., Ltd. | Automotive electric/electronic package |
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