JPS6124249A - マスタスライス方式半導体集積回路装置 - Google Patents
マスタスライス方式半導体集積回路装置Info
- Publication number
- JPS6124249A JPS6124249A JP14539684A JP14539684A JPS6124249A JP S6124249 A JPS6124249 A JP S6124249A JP 14539684 A JP14539684 A JP 14539684A JP 14539684 A JP14539684 A JP 14539684A JP S6124249 A JPS6124249 A JP S6124249A
- Authority
- JP
- Japan
- Prior art keywords
- input
- pad
- integrated circuit
- internal logic
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタスライス方式半導体集積回路装置に関す
る。
る。
マスタスライス方式半導体集積回路装置は外部入出力部
と内部論理部からなり、半導体基板上の配線を変更する
ことで容易、かつ短期間に所望の特性を持つ半導体集積
回路装置を得ることができる。さらに回路設計に関して
もあらかじめ用意された基本素子を組合せることで種々
の回路機能を容易に実現できる。
と内部論理部からなり、半導体基板上の配線を変更する
ことで容易、かつ短期間に所望の特性を持つ半導体集積
回路装置を得ることができる。さらに回路設計に関して
もあらかじめ用意された基本素子を組合せることで種々
の回路機能を容易に実現できる。
半導体集積回路装置の試験に関しては製造上のバラツキ
が許容値におさまっているかどうかを確認する試験、お
よび所望の回路機能が実現されているかどうかを確認す
る試験に大別され、これらを切シ離して実施することが
故障解析の上からも重要である。特に、マスタスライス
方式半導体集積回路装置の試験に関しては、基本素子あ
るいは配線前の半導体基板を設計する集積回路設計者と
回路設計者が異なっていることが多いため、前述の試験
の切り離しは不可決である。
が許容値におさまっているかどうかを確認する試験、お
よび所望の回路機能が実現されているかどうかを確認す
る試験に大別され、これらを切シ離して実施することが
故障解析の上からも重要である。特に、マスタスライス
方式半導体集積回路装置の試験に関しては、基本素子あ
るいは配線前の半導体基板を設計する集積回路設計者と
回路設計者が異なっていることが多いため、前述の試験
の切り離しは不可決である。
従来、入力電圧しきい値の試験は、回路機能の確認をし
つつ入力電圧を変化させることでおこなっておシ、製造
上の問題かあるいは回路設計上の問題かの切り離しが不
十分であった。
つつ入力電圧を変化させることでおこなっておシ、製造
上の問題かあるいは回路設計上の問題かの切り離しが不
十分であった。
本発明の目的は従来の欠点を解決し、試験容易なマスタ
スライス方式半導体集積回路装置を提供することにある
。
スライス方式半導体集積回路装置を提供することにある
。
本発明は入力用パッド２と該入力用パッド２に接続され
た入力増幅器３と該入力増幅器３に接続された出力パッ
ト４よりなる入力部を備えたものである。
た入力増幅器３と該入力増幅器３に接続された出力パッ
ト４よりなる入力部を備えたものである。
入力用パッド２に電源を接続し、出力パッド４に電圧計
を接続することにより、内部論理部の回路設計と切シ離
した入力電圧しきい値の測定を行なう。
を接続することにより、内部論理部の回路設計と切シ離
した入力電圧しきい値の測定を行なう。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。入
力部ｌは入力用パッド２と入力増幅器３と出力バッド４
とからなる。入力用パッド２と入力増幅器３の入力端、
入力増幅器３の出力端と出力パッド４とは電気的に接続
される。さらに入力増幅器３の出力端は接続端子５をと
おして内部論理部６に接続される。
力部ｌは入力用パッド２と入力増幅器３と出力バッド４
とからなる。入力用パッド２と入力増幅器３の入力端、
入力増幅器３の出力端と出力パッド４とは電気的に接続
される。さらに入力増幅器３の出力端は接続端子５をと
おして内部論理部６に接続される。
入力用パッド２に電源を接続し、出力パッド４に電圧計
を接続することにより内部論理部の回路設計と切シ離し
た入力電圧しきい値の測定を行なう。
を接続することにより内部論理部の回路設計と切シ離し
た入力電圧しきい値の測定を行なう。
マスタスライス方式半導体集積回路装置において入力増
幅器３は基本素子として十分評価がおこなわれているか
ら、内部論理部の影響をなくすことで、製造のバラツキ
を評価することが可能となるＯ 〔発明の効果〕 本発明は以上説明したように、入力パッド２に電源を接
続し、出力パッド４に電圧計を接続することにより、内
部論理部の回路設計と切シ離した入力電圧しきい値の測
定を行なうようにしたので、回路設計上の問題と切シ離
して、製造のバラツキを評価することができる効果を有
するものである。
幅器３は基本素子として十分評価がおこなわれているか
ら、内部論理部の影響をなくすことで、製造のバラツキ
を評価することが可能となるＯ 〔発明の効果〕 本発明は以上説明したように、入力パッド２に電源を接
続し、出力パッド４に電圧計を接続することにより、内
部論理部の回路設計と切シ離した入力電圧しきい値の測
定を行なうようにしたので、回路設計上の問題と切シ離
して、製造のバラツキを評価することができる効果を有
するものである。
第１図は本発明の一実施例を示すブロック図である。
Claims (1)
- （１）入力用パッドと該入力用パッドに接続された入力
増幅器と該入力増幅器の出力に接続された出力パッドよ
りなる入力部を備えたことを特徴とするマスタスライス
方式半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14539684A JPS6124249A (ja) | 1984-07-13 | 1984-07-13 | マスタスライス方式半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14539684A JPS6124249A (ja) | 1984-07-13 | 1984-07-13 | マスタスライス方式半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6124249A true JPS6124249A (ja) | 1986-02-01 |
Family
ID=15384291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14539684A Pending JPS6124249A (ja) | 1984-07-13 | 1984-07-13 | マスタスライス方式半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6124249A (ja) |
-
1984
- 1984-07-13 JP JP14539684A patent/JPS6124249A/ja active Pending
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