JPS61240706A - 位相検出回路 - Google Patents
位相検出回路Info
- Publication number
- JPS61240706A JPS61240706A JP60081932A JP8193285A JPS61240706A JP S61240706 A JPS61240706 A JP S61240706A JP 60081932 A JP60081932 A JP 60081932A JP 8193285 A JP8193285 A JP 8193285A JP S61240706 A JPS61240706 A JP S61240706A
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- JP
- Japan
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- signal
- speed
- clock signal
- clock
- phase difference
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は位相検出回路に関し、特にディジタル信号によ
り変調されたアナログ信号と基準クロック信号との位相
差を検出する位相検出回路に関する。
り変調されたアナログ信号と基準クロック信号との位相
差を検出する位相検出回路に関する。
凭】」［垂
従来、この種の位相検出回路は第６図に示す如く構成さ
れていた。すなわち、アナログ信号Ａはタイミング抽出
器１にてタイミング信号Ｂが抽出されるが、この例では
アナログ信号Ａのゼロクロスタイミング信号である。こ
のタイミング抽出信号Ｂは図示せぬ復調器側で備えられ
ている基準クロック信号Ｃとの位相を検出するためにセ
ットリセットＦＦ（フリップフロップ）回路に入力され
る。このセットリセット回路２はタイミング抽出信号Ｂ
と基準クロック信号Ｃどの位相差に対応した信号りを出
力する。
れていた。すなわち、アナログ信号Ａはタイミング抽出
器１にてタイミング信号Ｂが抽出されるが、この例では
アナログ信号Ａのゼロクロスタイミング信号である。こ
のタイミング抽出信号Ｂは図示せぬ復調器側で備えられ
ている基準クロック信号Ｃとの位相を検出するためにセ
ットリセットＦＦ（フリップフロップ）回路に入力され
る。このセットリセット回路２はタイミング抽出信号Ｂ
と基準クロック信号Ｃどの位相差に対応した信号りを出
力する。
この位相差信号りはそのパルス幅に夫々位相情報を有す
るために、位相差を得るにはパルス幅の積分が必要であ
る。復調器がアナログ処理の場合には、積分器により処
理可能であるが、ディジタル処理型・復調器では、ディ
ジタル処理にて積分する必要がある。本例ではカウンタ
３を用いて積分を行なう方式を示している。
るために、位相差を得るにはパルス幅の積分が必要であ
る。復調器がアナログ処理の場合には、積分器により処
理可能であるが、ディジタル処理型・復調器では、ディ
ジタル処理にて積分する必要がある。本例ではカウンタ
３を用いて積分を行なう方式を示している。
カウンタ３は高速クロックにより信号りのレベルが論理
１のときのみ計数を行なうようになっている。また基準
クロック信号Ｃにより初期化（一般にゼロ）される。
１のときのみ計数を行なうようになっている。また基準
クロック信号Ｃにより初期化（一般にゼロ）される。
本カウンタ３を動作せしめる高速クロックは変調速度に
比し十分大きな値（通常３０以上）を必要とする。なぜ
ならば位相分解能を劣化させるからである。従って復調
器処理速度の高速化が必要となり実現上の問題があった
。
比し十分大きな値（通常３０以上）を必要とする。なぜ
ならば位相分解能を劣化させるからである。従って復調
器処理速度の高速化が必要となり実現上の問題があった
。
尚、第７図（Ａ）〜（Ｅ）に第６図の各部信号Ａ−Ｅの
波形を夫々対応して示している。
波形を夫々対応して示している。
発明の８目的
本発明の目的は、アナログ信号の変調速度の２倍の処理
速度で動作可能な位相検出回路を提供することである。
速度で動作可能な位相検出回路を提供することである。
発明の構成
本発明による位相検出回路は、所定ディジタル信号によ
り変調されたアナログ信号の変調速度の２倍の周波数に
より当該アナログ信号を標本化してディジタル化するア
ナログ・ディジタル変換器と、この標本化された信号の
奇数標本化信号と偶数標本化信号とを夫々乗算する乗算
器とを含み、この乗算出力を位相差情報としてなること
を特徴とするものである。
り変調されたアナログ信号の変調速度の２倍の周波数に
より当該アナログ信号を標本化してディジタル化するア
ナログ・ディジタル変換器と、この標本化された信号の
奇数標本化信号と偶数標本化信号とを夫々乗算する乗算
器とを含み、この乗算出力を位相差情報としてなること
を特徴とするものである。
実施例
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明の実施例のブロック図であり、アナログ
信号ＡはＡ／Ｄ （アナログ・ディジタル）変換器４に
おいて、当該アナログ信号Ａの変調速度であるｆｓの２
倍のクロック信号（２ｆｓ）Ｂにより、ｋビット（ｋは
正の整数）のディジタル信号に量子化される。
信号ＡはＡ／Ｄ （アナログ・ディジタル）変換器４に
おいて、当該アナログ信号Ａの変調速度であるｆｓの２
倍のクロック信号（２ｆｓ）Ｂにより、ｋビット（ｋは
正の整数）のディジタル信号に量子化される。
このにビット量子化信号ＣはにビットのＤ−ＦＦ（ディ
レイドフリップ７０ツブ）５においてｆＳなる速度でサ
ンプリング遅延される。この場合、２ｆＳなる速度のり
Ｏツク信号１３（ｆｓなる基準クロック信号と位相同期
している）を、分周器６にて２分周したり０ツク信号（
ｆｓ）Ｄが、Ｄ・ＦＦ５のクロック入力（ＣＫ）へ印加
されるようになっている。
レイドフリップ７０ツブ）５においてｆＳなる速度でサ
ンプリング遅延される。この場合、２ｆＳなる速度のり
Ｏツク信号１３（ｆｓなる基準クロック信号と位相同期
している）を、分周器６にて２分周したり０ツク信号（
ｆｓ）Ｄが、Ｄ・ＦＦ５のクロック入力（ＣＫ）へ印加
されるようになっている。
Ｄ−ＦＦ５によるサンプリング遅延信号Ｅとにビット母
子化信号Ｃとは乗算器７にて乗算され、この乗算結果Ｆ
が位相差信号となるのである。
子化信号Ｃとは乗算器７にて乗算され、この乗算結果Ｆ
が位相差信号となるのである。
第２図（Ａ）〜（Ｆ）は第１図のブロックの各部信号Ａ
−Ｆの動作タイミング波形の例を夫々対応して示したも
のであり、Ａ／Ｄ変換器４の出力Ｃの波形（Ｃ）は、簡
単のためにＲＡＭ （パルス振幅変Ｉｌ）型式にて表わ
されている。Ｄ−ＦＦ５によりｆｓなる速度にてサンプ
リング遅延された信号Ｅは波形（Ｅ）に示す様に、Ａ／
Ｄ変換器４による２ｆｓなる速度のサンプリング信号の
うちの例えば奇数標本化信号である。
−Ｆの動作タイミング波形の例を夫々対応して示したも
のであり、Ａ／Ｄ変換器４の出力Ｃの波形（Ｃ）は、簡
単のためにＲＡＭ （パルス振幅変Ｉｌ）型式にて表わ
されている。Ｄ−ＦＦ５によりｆｓなる速度にてサンプ
リング遅延された信号Ｅは波形（Ｅ）に示す様に、Ａ／
Ｄ変換器４による２ｆｓなる速度のサンプリング信号の
うちの例えば奇数標本化信号である。
ここで、基準クロック信号に同期した同期復調アナログ
信号をｄ （ｔ） ＝ｃｏｓ（πｆｓｔ）とすると、Ａ
／Ｄ変換器４にて２ｆＳなる速度でサンプリングされた
信号の偶数（ｅｖｅｎ）及び奇数（ｏｄｄ）標本化信号
は夫々次式で示される。
信号をｄ （ｔ） ＝ｃｏｓ（πｆｓｔ）とすると、Ａ
／Ｄ変換器４にて２ｆＳなる速度でサンプリングされた
信号の偶数（ｅｖｅｎ）及び奇数（ｏｄｄ）標本化信号
は夫々次式で示される。
Ｆｅｖｅｎ（ｔ） ＝ Ｆｅｖｅｎ（ｎＴ＋ ｔｏ ）
＝ｃｏｓ（ｎπ＋ （π／Ｔ） ｔＯ）−（１）Ｆｏｄ
ｄ（ｔ） ＝Ｆｏｄｄ（ｎＴ＋Ｔ／２＋ｔＯ）＝ｃｏ
ｓ（ｎπ＋π／２＋ （π／Ｔ）ｔｏ）−−ｓｉｎ（ｎ
π＋ （π／Ｔ） ｔＯ）・（２）ここに、Ｔ−１／
ｆｓであり、ｔｏは基準クロック信号とアナログ信号Ａ
との位相差θに相当する時間差を示している。
＝ｃｏｓ（ｎπ＋ （π／Ｔ） ｔＯ）−（１）Ｆｏｄ
ｄ（ｔ） ＝Ｆｏｄｄ（ｎＴ＋Ｔ／２＋ｔＯ）＝ｃｏ
ｓ（ｎπ＋π／２＋ （π／Ｔ）ｔｏ）−−ｓｉｎ（ｎ
π＋ （π／Ｔ） ｔＯ）・（２）ここに、Ｔ−１／
ｆｓであり、ｔｏは基準クロック信号とアナログ信号Ａ
との位相差θに相当する時間差を示している。
乗算器７においては、Ｆ ｅｖｅｎ（ｔ）とＦ ｏｄｄ
（ｔ）との乗算を行なうものであるから、乗算信号Ｆは
（１）、（２＞式より次式となる。
（ｔ）との乗算を行なうものであるから、乗算信号Ｆは
（１）、（２＞式より次式となる。
Ｆ−ｃｏｓ（ｎπ＋ （π／Ｔ） ｔｏ）ｘ （−１）
５ｉｎ（ｎπ＋ （π／Ｔ） ｔｏ）−（−１／２）
［５ｉｎ（２ｎπ＋ （２７ｒ／Ｔ）ｔ Ｏ）＋ ｓｉ
ｎ Ｏ］ −（−１／２）ｓｉｎθ ・（３）ここ
に、θ＝２πｔｏ／Ｔである。この（３）式から明らか
な如く、基準クロック信号（ｆｓ）とアナログ信号Ａす
なわちアナログ信号へに含まれる変調クロック信号との
位相差θが検出可能となるのである。第３図にこの位相
検出特性が示されている。
５ｉｎ（ｎπ＋ （π／Ｔ） ｔｏ）−（−１／２）
［５ｉｎ（２ｎπ＋ （２７ｒ／Ｔ）ｔ Ｏ）＋ ｓｉ
ｎ Ｏ］ −（−１／２）ｓｉｎθ ・（３）ここ
に、θ＝２πｔｏ／Ｔである。この（３）式から明らか
な如く、基準クロック信号（ｆｓ）とアナログ信号Ａす
なわちアナログ信号へに含まれる変調クロック信号との
位相差θが検出可能となるのである。第３図にこの位相
検出特性が示されている。
Ａ／Ｄ変換器４の出力ディジタル信号のにビットのうち
最上位桁のビット（ＭＳＤ）が極性（±）を示す情報ビ
ット（例えば論理１は正極性を、論理Ｏは負極性を示す
如き情報ビット）であり、残余の低位桁ビット（ｋ−１
＞が信号の大きさを示す情報の如き信号であれば、第１
図の乗算器７としては第４図に示す様な排他的論理和ゲ
ート８のみの極めて簡単な構成とすることができる。
最上位桁のビット（ＭＳＤ）が極性（±）を示す情報ビ
ット（例えば論理１は正極性を、論理Ｏは負極性を示す
如き情報ビット）であり、残余の低位桁ビット（ｋ−１
＞が信号の大きさを示す情報の如き信号であれば、第１
図の乗算器７としては第４図に示す様な排他的論理和ゲ
ート８のみの極めて簡単な構成とすることができる。
すなわち、当該にビットのディジタル信号ＣのうちＭＳ
Ｄをゲート８の１人力とし、またＤ−ＦＦ５による遅延
出力ＥのうちのＭＳＤをゲート８の他入力とする。そし
て、Ｄ−ＦＦ５による遅延出力ＥのＭＳＤを除く残余の
低位ビットに−１と、ゲート８の出力による１ビツトと
を組合せて合計にビットとし、これを位相差出力Ｆとす
るのである。この場合のにビット出力ＦのＭＳＤはゲー
ト８の出力であり、このＭＳＤが位相差情報の極性を示
し、残余の低位ビットに−１が位相差の大きさを示すこ
とになる。
Ｄをゲート８の１人力とし、またＤ−ＦＦ５による遅延
出力ＥのうちのＭＳＤをゲート８の他入力とする。そし
て、Ｄ−ＦＦ５による遅延出力ＥのＭＳＤを除く残余の
低位ビットに−１と、ゲート８の出力による１ビツトと
を組合せて合計にビットとし、これを位相差出力Ｆとす
るのである。この場合のにビット出力ＦのＭＳＤはゲー
ト８の出力であり、このＭＳＤが位相差情報の極性を示
し、残余の低位ビットに−１が位相差の大きさを示すこ
とになる。
この例の原理を述べれば、Ｄ−ＦＦ５によるｆＳなる速
度でサンプリングされた遅延信号Ｅは、（２）式で示し
た奇数標本化信号Ｆ ０ｄｄ（ｔ）であり、この信号の
低位に一１ビットは求める位相差θ＝（π／Ｔ）ｔｏに
対応した大きさの情報を含んでいる。
度でサンプリングされた遅延信号Ｅは、（２）式で示し
た奇数標本化信号Ｆ ０ｄｄ（ｔ）であり、この信号の
低位に一１ビットは求める位相差θ＝（π／Ｔ）ｔｏに
対応した大きさの情報を含んでいる。
一方、ｋビットディジタル信号ＣのＭＳＤはサンプリン
グ時におけるアナログ信号Ａの極性を示すものであり、
よって、ゲート８による排他的論理和演算のタイミング
では、（１）式で示した偶数標本化信号Ｆ ｅｖｅｎ（
ｔ）の極性（±）を示す。そして、位相差θの大きさは
、Ｆ ｏｄｄ（ｔ）の大きさにより判別され、その極性
は、互いに隣接する奇遇標本化信号のＭＳＤの積により
判別されることから、当該極性は排他的論理和ゲート８
の出力により求まることになるのである。
グ時におけるアナログ信号Ａの極性を示すものであり、
よって、ゲート８による排他的論理和演算のタイミング
では、（１）式で示した偶数標本化信号Ｆ ｅｖｅｎ（
ｔ）の極性（±）を示す。そして、位相差θの大きさは
、Ｆ ｏｄｄ（ｔ）の大きさにより判別され、その極性
は、互いに隣接する奇遇標本化信号のＭＳＤの積により
判別されることから、当該極性は排他的論理和ゲート８
の出力により求まることになるのである。
上記の車象を数式を用いて示すに、（１）式の信号の極
性のみを判定した信号は、 ｓｇｎ （ｃｏｓ （ｎπ＋πｔｏ ／Ｔ））となるか
ら、これと（２）式との積から次式が得られる。
性のみを判定した信号は、 ｓｇｎ （ｃｏｓ （ｎπ＋πｔｏ ／Ｔ））となるか
ら、これと（２）式との積から次式が得られる。
Ｆ −ｓ ｇ ｎ （ｃｏｓ （ｎ ｙｒ ＋ ｙｒ
ｔ Ｏ／ Ｔ ））ｘ （−１） ５ｉｎ（ｎπ＋ （
π／Ｔ） ｔＯ）＝−ｓｉｎ （πｔｏ ／Ｔ）
＝ （４）第５図に第４図の回路の位相
検出特性を示している。
ｔ Ｏ／ Ｔ ））ｘ （−１） ５ｉｎ（ｎπ＋ （
π／Ｔ） ｔＯ）＝−ｓｉｎ （πｔｏ ／Ｔ）
＝ （４）第５図に第４図の回路の位相
検出特性を示している。
発明の効彎
叙上の如く、本発明によれば、変調速度の２倍の速度の
クロック信号を用いて処理するものであるから、従来に
比し低速度のクロックを用いることが可能となり、復調
器の動作速度を向上させ得る効果がある。
クロック信号を用いて処理するものであるから、従来に
比し低速度のクロックを用いることが可能となり、復調
器の動作速度を向上させ得る効果がある。
第１図は本発明の実施例のブロック図、第２図は第１図
の回路動作を示すタイムチャート、第３図は第１図の回
路の位相検出特性を示す図、第４図は本発明の他の実施
例の回路ブロック図、第５図は第４図の回路の位相検出
特性を示す図、第６図は従来の位相検出回路のブロック
図、第７図は第６図の回路の動作を示すタイムチャート
である。 主要部分の符号の説明 ４・・・・・・Ａ／Ｄ変換器 ５・・・・・・・・・Ｄ−ＦＦ ７・・・・・・乗算器
の回路動作を示すタイムチャート、第３図は第１図の回
路の位相検出特性を示す図、第４図は本発明の他の実施
例の回路ブロック図、第５図は第４図の回路の位相検出
特性を示す図、第６図は従来の位相検出回路のブロック
図、第７図は第６図の回路の動作を示すタイムチャート
である。 主要部分の符号の説明 ４・・・・・・Ａ／Ｄ変換器 ５・・・・・・・・・Ｄ−ＦＦ ７・・・・・・乗算器
Claims (1)
- 所定ディジタル信号により変調されたアナログ信号の基
準クロック信号との位相差を検出する位相検出回路であ
って、変調速度の２倍の周波数により前記アナログ信号
を標本化してディジタル化するアナログ・ディジタル変
換器と、前記標本化された信号の奇数標本化信号と偶数
標本化信号とを夫々乗算する乗算器とを含み、この乗算
出力を位相差情報としてなることを特徴とする位相検出
回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081932A JPH0624291B2 (ja) | 1985-04-17 | 1985-04-17 | 位相検出回路 |
| US06/850,747 US4686484A (en) | 1985-04-17 | 1986-04-11 | Phase detection circuit |
| DE8686302763T DE3679700D1 (de) | 1985-04-17 | 1986-04-14 | Phasendetektionsschaltung. |
| EP86302763A EP0198701B1 (en) | 1985-04-17 | 1986-04-14 | Phase detection circuit |
| CA000506789A CA1243084A (en) | 1985-04-17 | 1986-04-16 | Phase detection circuit |
| AU56313/86A AU579800B2 (en) | 1985-04-17 | 1986-04-17 | Phase detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081932A JPH0624291B2 (ja) | 1985-04-17 | 1985-04-17 | 位相検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61240706A true JPS61240706A (ja) | 1986-10-27 |
| JPH0624291B2 JPH0624291B2 (ja) | 1994-03-30 |
Family
ID=13760248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60081932A Expired - Lifetime JPH0624291B2 (ja) | 1985-04-17 | 1985-04-17 | 位相検出回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4686484A (ja) |
| EP (1) | EP0198701B1 (ja) |
| JP (1) | JPH0624291B2 (ja) |
| AU (1) | AU579800B2 (ja) |
| CA (1) | CA1243084A (ja) |
| DE (1) | DE3679700D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4787096A (en) * | 1987-03-04 | 1988-11-22 | National Semiconductor Corp. | Second-order carrier/symbol sychronizer |
| US5090027A (en) * | 1989-01-26 | 1992-02-18 | Nec Corporation | Coherent PSK demodulator with adaptive line enhancer |
| FR2683411B1 (fr) * | 1991-11-06 | 1994-12-09 | Inst Francais Du Petrole | Methode et dispositif pour restituer un signal d'horloge rythmant la transmission de signaux recus. |
| FR2703547B1 (fr) * | 1993-03-29 | 1995-05-12 | Rene Auffret | Dispositif optique de récupération du rythme d'un signal code. |
| JPH0713657A (ja) * | 1993-06-21 | 1995-01-17 | Fujitsu Ltd | データ処理装置 |
| US6049297A (en) * | 1998-11-19 | 2000-04-11 | Visidyne, Corp. | Digital phase measuring system and method |
| US6947493B2 (en) * | 2003-10-10 | 2005-09-20 | Atmel Corporation | Dual phase pulse modulation decoder circuit |
| US7103110B2 (en) * | 2003-10-10 | 2006-09-05 | Atmel Corporation | Dual phase pulse modulation encoder circuit |
| US7283011B2 (en) * | 2003-10-10 | 2007-10-16 | Atmel Corporation | Method for performing dual phase pulse modulation |
| US7079577B2 (en) * | 2004-09-08 | 2006-07-18 | Atmel Corporation | Wide window decoder circuit for dual phase pulse modulation |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3440548A (en) * | 1966-10-06 | 1969-04-22 | Bell Telephone Labor Inc | Timing recovery circuit using time derivative of data signals |
| US4286223A (en) * | 1978-05-15 | 1981-08-25 | E-Systems, Inc. | Wideband digital frequency discriminator and phase and frequency detector |
| JPS5813046A (ja) * | 1981-07-17 | 1983-01-25 | Victor Co Of Japan Ltd | デ−タ読み取り回路 |
| AU1100683A (en) * | 1981-12-07 | 1983-06-30 | Motorola, Inc. | Digital coherent psk demodulation and detector |
| DE3311677A1 (de) * | 1983-03-30 | 1984-10-04 | Siemens AG, 1000 Berlin und 8000 München | Vorrichtung zur rueckgewinnung eines taktes aus einer signalfolge |
| EP0169915B1 (de) * | 1984-06-06 | 1988-09-07 | Deutsche ITT Industries GmbH | Digitaler Phasendemodulator |
| JPS6156555A (ja) * | 1984-08-27 | 1986-03-22 | Nec Corp | 復調装置 |
-
1985
- 1985-04-17 JP JP60081932A patent/JPH0624291B2/ja not_active Expired - Lifetime
-
1986
- 1986-04-11 US US06/850,747 patent/US4686484A/en not_active Expired - Lifetime
- 1986-04-14 DE DE8686302763T patent/DE3679700D1/de not_active Expired - Lifetime
- 1986-04-14 EP EP86302763A patent/EP0198701B1/en not_active Expired - Lifetime
- 1986-04-16 CA CA000506789A patent/CA1243084A/en not_active Expired
- 1986-04-17 AU AU56313/86A patent/AU579800B2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0198701A3 (en) | 1988-09-21 |
| AU579800B2 (en) | 1988-12-08 |
| JPH0624291B2 (ja) | 1994-03-30 |
| EP0198701B1 (en) | 1991-06-12 |
| AU5631386A (en) | 1986-10-23 |
| US4686484A (en) | 1987-08-11 |
| DE3679700D1 (de) | 1991-07-18 |
| CA1243084A (en) | 1988-10-11 |
| EP0198701A2 (en) | 1986-10-22 |
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